文章內容為數字電路中上拉電阻和下拉電阻作用和選用選擇，希望對大家有幫助。
本文引用地址：http://www.eepw.com.cn/article/282174.htm上拉電阻：
1、當TTL電路驅動COMS電路時，如果TTL電路輸出的高電平低於COMS電路的最低高電平(一般為3.5V)，這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。
2、OC門電路必須加上拉電阻，才能使用。
3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。
4、在COMS晶片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供洩荷通路。
5、晶片的管腳加上拉電阻來提高輸出電平，從而提高晶片輸入信號的噪聲容限增強抗幹擾能力。
6、提高總線的抗電磁幹擾能力。管腳懸空就比較容易接受外界的電磁幹擾。
7、長線傳輸中電阻不匹配容易引起反射波幹擾，加上下拉電阻是電阻匹配，有效的抑制反射波幹擾。
上拉電阻阻值的選擇原則包括:
1、從節約功耗及晶片的灌電流能力考慮應當足夠大;電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小;電阻小，電流大。
3、對於高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理
對上拉電阻和下拉電阻的選擇應結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素：
1.驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。
2.下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
3.高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
4.頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設定應考慮電路在這方面的需求。
下拉電阻的設定的原則和上拉電阻是一樣的。
OC門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每埠不大於100uA,設輸出口驅動電流約500uA，標準工作電壓是5V，輸入口的高低電平門限為0.8V(低於此值為低電平);2V(高電平門限值)。
選上拉電阻時：
500uA x 8.4K= 4.2即選大於8.4K時輸出端能下拉至0.8V以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低於0.8V即可。
當輸出高電平時，忽略管子的漏電流，兩輸入口需200uA
200uA x15K=3V即上拉電阻壓降為3V，輸出口可達到2V，此阻值為最大阻值，再大就拉不到2V了。選10K可用。COMS門的可參考74HC系列
設計時管子的漏電流不可忽略，IO口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：輸出高電平時要餵飽後面的輸入口，輸出低電平不要把輸出口餵撐了(否則多餘的電流餵給了級聯的輸入口，高於低電平門限值就不可靠了)
在數字電路中不用的輸入腳都要接固定電平，通過1k電阻接高電平或接地。
1. 電阻作用：
接電組就是為了防止輸入端懸空
減弱外部電流對晶片產生的幹擾
保護cmos內的保護二極體,一般電流不大於10mA ，上拉和下拉、限流
1. 改變電平的電位，常用在TTL-CMOS匹配
2. 在引腳懸空時有確定的狀態
3.增加高電平輸出時的驅動能力。
4、為OC門提供電流
那要看輸出口驅動的是什麼器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。
如果有上拉電阻那它的埠在默認值為高電平你要控制它必須用低電平才能控制如三態門電路三極體的集電極，或二極體正極去控制把上拉電阻的電流拉下來成為低電平。反之，
尤其用在接口電路中,為了得到確定的電平,一般採用這種方法,以保證正確的電路狀態,以免發生意外,比如,在電機控制中,逆變橋上下橋臂不能直通,如果它們都用同一個單片機來驅動,必須設置初始狀態.防止直通!
2、定義：
上拉就是將不確定的信號通過一個電阻嵌位在高電平!電阻同時起限流作用!下拉同理!
上拉是對器件注入電流，下拉是輸出電流
弱強只是上拉電阻的阻值不同，沒有什麼嚴格區分
對於非集電極(或漏極)開路輸出型電路(如普通門電路)提升電流和電壓的能力是有限的，上拉電阻的功能主要是為集電極開路輸出型電路輸出電流通道。
3、為什麼要使用拉電阻：
一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發後回到原狀態，必須在IC外部另接一電阻。
數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處於穩定狀態，具體視設計要求而定!
一般說的是I/O埠，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O埠的輸出類似與一個三極體的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上C拉電阻，也就是說，如果該埠正常時為高電平，C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻，使該埠平時為低電平，作用嗎：
比如：當一個接有上拉電阻的埠設為輸如狀態時，他的常態就為高電平，用於檢測低電平的輸入。
上拉電阻是用來解決總線驅動能力不足時提供電流的。一般說法是拉電流，下拉電阻是用來吸收電流的，也就是你同學說的灌電流
電阻在選用時，選用經過計算後與標準值最相近的一個!
P0為什麼要上拉電阻原因有：
1. P0口片內無上拉電阻
2. P0為I/O口工作狀態時，上方FET被關斷，從而輸出腳浮空，因此P0用於輸出線時為開漏輸出。
3. 由於片內無上拉電阻，上方FET又被關斷，P0輸出1時無法拉升埠電平。
P0是雙向口，其它P1，P2，P3是準雙向口。
不錯準雙向口是因為在讀外部數據時要先「準備」一下，為什麼要準備一下呢?
單片機在讀準雙向口的埠時，現應給埠鎖存器賦1，目的是使FET關斷，不至於因片內FET導通使埠鉗制在低電平。
上下拉一般選10k!
晶片的上拉/下拉電阻的作用
最常見的用途是,假如有一個三態的門帶下一級門.如果直接把三態的輸出接在下一級的輸入上,當三態的門為高阻態時,下一級的輸入就如同漂空一樣.可能引起邏輯的錯誤,對MOS電路也許是有破壞性的.所以用電阻將下一級的輸入拉高或拉低,既不影響邏輯又保正輸入不會漂空.
改變電平的電位，常用在TTL-CMOS匹配;在引腳懸空時有確定的狀態; 為OC門的輸出提供電流; 作為端接電阻;在試驗板上等於多了一個測試點，特別對板上表貼晶片多的更好，免得割線; 嵌位;
上、下拉電阻的作用很多，比如抬高信號峰峰值，增強信號傳輸能力，防止信號遠距離傳輸時的線上反射，調節信號電平級別等等!當然還有其他的作用了具體的應用方法要看在什麼場合，什麼目的，至於參數更不能一概而定，要看電路其他參數而定，比如通常用在輸入腳上的上拉電阻如果是為了抬高峰峰值，就要參考該引腳的內阻來定電阻值的!另外，沒有說輸入加下拉，輸出加上拉的，有時候沒了某個目的也可能同時既有上拉又有下拉電阻的!
加接地電阻--下拉
加接電源電阻--上拉
對於漏極開路或者集電極開路輸出的器件需要加上拉電阻才可能工作。另外，普通的口，加上拉電阻可以提高抗幹擾能力，但是會增加負載。
電源：+5V
普通的直立LED，
共八個，負極分別接到一個大片子的管腳上，
用多大的上拉電阻合適? 謝謝指教!
一般LED的電流有幾個mA就夠了，最大不超過20mA，根據這個你就應該可以算出上拉電阻值來了。
保險起見，還是讓他拉吧，(5-0.7)/10mA=400ohm,差不多吧,不放心就用2k的
上拉電阻的作用：6N137的的輸出三極體C極，如果沒有上拉電阻，則該引腳上的電平不會發生隨B極電平的高低變化。原因是它沒有接到任何電源上。如果接上了上拉電阻，則B極電平為高時，C極對地導通(相當於開關接通)，C極的電壓就變低;如B極電壓為低，則C極對地關斷，C極的電壓就升到高電平。為就是上面說的「將通斷轉換成高低電平」。你說的51與此圖有一定的不同，參照著去理解吧。另外，一般地，C極低電平時器件從外部吸入電流的能力和高電平時向外部灌出電流的能力是不一樣的。器件輸出端常有Isink和Isource兩個參數，且前者往往大於後者。
下拉電阻的作用：所見不多，常見的是接到一個器件的輸入端，多作為抗幹擾使用。這是由於一般的IC的輸入端懸空時易受幹擾或器件掃描時有間隙洩漏電壓而影響電路的性能。後者，我們在某批設備中曾碰到過。
上拉電阻的阻值主要是要顧及埠的低電平吸入電流的能力。例如在5V電壓下，加1K上拉電阻，將會給埠低電平狀態增加5mA的吸入電流。在埠能承受的條件下，上拉電阻小一點為好。