採用全差分flip-around結構的高性能採樣保持電路

採用全差分flip-around結構的高性能採樣保持電路

佚名 發表於 2019-12-18 07:54:00

引言

採樣保持電路（S/H）是數據採集系統尤其是模數轉換器（A/D）的一個重要組成部分。近幾十年來無線通訊的迅速發展，使得數據的傳輸速率越來越快。複雜度不斷提高的調製系統和電路使得模數轉換器（ADC）的採樣頻率達到射頻的數量級，與此同時，模數轉換器的精度也超過12位以上。在這種高速度和高精度的要求下，採樣保持電路的作用就越發顯得重要，因為它可以消除模數轉換器前端採樣級的大部分動態錯誤。傳統的開環採樣保持電路只能達到8～10位的精度，主要由於開關的非理想特性，諸如電荷注入、時鐘饋通、開關的非線性電阻等。

另一方面，高精度的閉環採樣保持電路又受限於運算放大器的性能。無線通訊系統十分重視降低功耗，流水線A/D通常是無線通訊器件中的一部分，因此在設計的時候也將功耗作為一個重要的考慮因素。本文設計了一個用於14位20MHz流水線A/D的採樣保持電路，通過採用flip-around結構來降低功耗。同時為了抑制傳統開關的一些非理想特性，採取自舉開關來降低信號失真，從而提高整個系統的信噪比。通過採用增益增強技術，實現了高增益低功耗運算放大器。通過這些措施，在較低功耗的情況下仍然獲得了14位的精度。

本文主要分以下幾部分：介紹採樣保持電路的結構；詳細介紹運算放大器的設計；描述自舉開關的實現；最後給出電路的仿真結果和結論。

採樣保持電路的結構

採樣保持電路的要求主要是在較低功耗的情況下能採樣大帶寬、高頻率輸入信號，並且在驅動較大負載的情況下實現儘可能小的失真。閉環轉換電容採樣保持電路通常有兩種結構，如圖1和圖2所示。

圖2　Filp-around結構採樣保持電路

圖1所示的結構稱之為電荷傳輸採樣保持電路（charge-transferringS/H）。在採樣階段，將輸入信號存儲在採樣電容CS上，並且在保持階段，僅將差分電荷轉移到反饋電容Cf上。因為共模電荷存儲在採樣電容CS上，所以這種結構的採樣保持電路可以處理共模範圍較大的輸入信號。

圖2所示的結構稱之為翻轉（flip-around）採樣保持電路。在採樣階段，將輸入信號存儲在採樣電容C上，而在保持階段，將採樣電容C翻轉到輸出端。因此，理想的反饋因子β，第一種結構為0.5，而後一種在忽略輸入管的寄生電容情況下為1，後者的反饋因子是前者的兩倍。因此在同樣的閉環帶寬要求下，後者的放大器單位增益帶寬（GBW）只需要前者的一半，這就大大地降低了放大器的功耗。而採樣保持電路的功耗主要來自於內部運算放大器的功耗。

對於A/D而言，採樣保持電路的輸入噪聲直接影響到A/D的輸入參考噪聲。因此要儘量減小由採樣保持電路引入的噪聲。在採樣階段，忽略電晶體的寄生電容，則電荷傳輸採樣保持電路的輸入參考噪聲功率為V2n=（2κT）/C。而翻轉採樣保持電路的輸入參考噪聲功率為V2n=κT/C。後者的噪聲比前者降低了一半。在保持階段，假設放大器的噪聲主要由輸入電晶體的熱噪聲決定，則輸入參考噪聲功率可以用公式表示：

V2n=（8πκT）P3βCL［1］ （1）

（1）式表明翻轉採樣保持電路由於較高的反饋因子使得噪聲功率僅為電荷傳輸採樣保持電路的1/2。

由於在減小噪聲和降低功耗方面的優勢，採用翻轉結構作為採樣保持電路結構。但需要指出的是，由於輸入電晶體寄生電容的影響，使得反饋因子小於理想值1，所以在噪聲和功率方面的改進可能會小於上面的理想值。另外，如果輸入信號的共模電壓V sig-cm不等於採樣保持電路中運算放大器的輸出共模電壓V out-cm，則在維持階段，由於運算放大器的共模反饋電路使得輸出的共模電壓穩定在V out-cm，因此運算放大器的輸入共模電壓會有一個階躍變化ΔV in-cm=V out-cm-V sig-cm。因此為了滿足各種共模信號的要求，則該運算放大器要求較大的輸入共模範圍。

運算放大器的設計

由於噪聲和功率方面的優勢，採用翻轉結構作為採樣保持電路的結構，同時採用摺疊式共源共柵放大器來實現大輸入共模範圍的要求。採用PMOS管作為輸入管，這樣就可以使第二個極點推到較高的位置。因為，第二個極點的位置為摺疊點。而NMOS摺疊管的寄生電容比PMOS摺疊管的寄生電容小的多。除此之外，PMOS管還可以採用自襯底工藝，從而大大減小由於工藝產生的偏差。唯一的缺點是PMOS輸入管有較大的寄生電容，從而減小翻轉結構在功率和噪聲方面的改進。

另外由於該採樣保持電路運用於14位20MHz流水線A/D，則要求該放大器的直流增益必須大於93dB，輸出在25ns的建立時間內穩定在最終值0.003%。對於單極點放大器，建立時間又可以轉化為對GBW的要求。因此為了實現近似單極點放大器，則要求放大器必須為一級結構。而為了實現如此高的直流增益，則必須採用增益增強技術，原理示意圖如圖3所示。圖中，由M1、M2和理想電流源構成主運放，Aadd為用於增益增強的輔助放大器。採用該技術後，這個電路的直流增益為：

其中，ro1、ro2為M1、M2的輸出電阻，gM1、gM2為M1、M2的跨導。

圖3　增益增強結構的運算放大器

採用該技術之前，放大器的直流增益為：

（2）式和（3）式表明，增益增強技術可以使放大器的直流增益提高一個數量級。因此在該放大器的設計中，採用如圖4所示的帶有A1和A2兩個輔助放大器的增益增強摺疊式共源共柵放大器，其中，A1和A2以外的部分為主放大器。為了簡化設計，輔助放大器也採用摺疊式共源共柵結構。因此，輔助方法器和主放大器的偏置電路可採用同一個偏置電路，大大簡化了設計。而輔助放大器的電流僅為主放大器電流的1/10，因此與套筒式共源共柵放大器相比，整體電路並不會額外增加電流。

圖4　增益增強摺疊式共源共柵運算放大器

需要提出的是，主放大器和輔助放大器採用了不同的共模反饋電路（CMFB）。對於主放大器而言，因為輸出電壓範圍2Vpp，因此在實現較大的輸出擺幅，又不額外增加功耗的要求下，採用開關電容共模反饋電路。如圖5所示，通過電容C1和C2間的電荷轉移調節電流源管的柵電壓來改變輸出電流，從而穩定輸出共模電壓。對於輔助放大器而言，其輸出擺幅很小，輸出為共柵管的偏置電壓，採用一種簡單的連續時間共模反饋電路，如圖6所示，其原理是通過調節Mcmfb1和Mcmfb2管子的電流來穩定輸出共模電壓。

圖6　輔助放大器及其共模反饋電路

自舉開關

開關是採樣保持電路的一個重要組成部分。它是信號失真，電荷注入和時鐘饋通效應主要。後兩者可通過採用下極板採樣和全差分電路結構來消除。A/D對信號失真要求很高，因為失真直接影響到A/D的精度。當信號幅度較高時，採樣保持電路的精度和速度就直接受限於失真。而失真的主要原因是開關導通電阻的非線性。開關導通電阻不是一個固定值，而是輸入信號的函數。對於短溝器件的導通電阻為：

其中VG，VS，VD和VB分別為電晶體柵、源、漏和襯底電壓。一般，輸入信號電壓連接在源端。假設，VS=VD=VB。通過PMOS管的自襯底技術使襯底和源短連接在一起，從而消除分母中後半部分平方根中的部分。則開關的導通電阻RON主要有VG-VS的差值決定，自舉開關就是通過固定這個差值來實現開關的線性導通電阻，從而消除信號失真。自舉開關電路如圖7所示，工作原理是：當CLK為高的時候，自舉開關屬於關斷狀態，此時開關MS的柵通過管子M1連接在VSS。而同時，電容C1兩端電壓差為VDD-VTH，其中VTH為NMOS管的閾值電壓。當CLK為低的時候，自舉開關屬於導通狀態，此時，M1管關閉，通過M2管使開關MS的柵電壓固定為Vin+（VDD-VTH）。其仿真結果如圖8所示。需要指出的是，圖2中4處有開關，其中S1和S2採用自舉開關，S3採用CMOS傳輸門，S4採用簡單NMOS傳輸門，這樣可以簡化電路並降低功耗。

圖8　自舉開關仿真結果

仿真結果和結論

圖4所示的運算放大器的Hspice的仿真結果為圖9，在電路負載為15p的情況下，直流增益為104.6dB，單位增益為166MHz，相位裕度為71度。完全滿足設計要求。圖10為該採樣保持電路的在輸入信號為5MHz，全差分信號幅度為2Vpp採樣頻率為20MHz情況下的輸出頻譜圖。仿真結果顯示，該電路的SFDR為92.4dB，SNDR為88.6dB，SNR為96.1dB。

本文描述了一個用於14位20MHz流水線A/D的採樣保持電路。該電路採用UMC logic 0.25μm2.5V工藝，通過採用增益增強放大器和自舉開關，在輸入為±1V頻率為5MHz正弦波，採樣頻率為20MHz的情況下獲得了96.1dB的信噪比。

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