最近一周以來，Chipworks製程分析室的研究人員非常地忙碌，因為已經有很長一段時間沒有採用較高級別製程的CMOS產品送到我們的分析室進行分析了，而最近，我們幾乎在同一時間就一下子收到了兩款這樣的樣品晶片。
這兩款晶片其一是使用臺積電28nm HPL製程工藝（基於gatelast HKMG技術）製作的賽林思Kintex-7 FPGA晶片，另外一款則是使用Globalfoundries的32nm製程工藝（基於Gatefirst HKMG技術）製作的AMD A6 Llano集顯處理器晶片。由於我們過去曾經先後分析過Intel前後兩代採用gatelast HKMG工藝製作的45nm至強處理器和32nmWestmere處理器兩款產品，因此這次我們當然會將臺積電的類似產品與其進行對比分析；同樣，我們還會回顧我們去年秋季對松下採用gatefirst HKMG工藝製作的Uniphier晶片的分析結果。
臺積電Gate last HKMG 28nm HPL製程產品：賽靈思Kintex-7我們首先從賽林思的Kintex-7 FPGA產品入手吧！Kintex家族產品是賽林思最近推出的28nm製程7系列FPGA晶片中的中端產品，該系列產品的設計訴求是達到最高的性能價格比，保持晶片的性能與其前代Virtex-6產品類似，但價格則減至前者的一半左右。
1-互聯層，關鍵尺寸分析數據：如圖1所示，Kintex-7系列產品採用了11層金屬互聯層的設計，其中屬於1x層的有第1-4層金屬層，節距為96nm左右，這也是我們目前為止所見節距最小的產品。
根據我們初步的分析結果，柵極觸點節距（Contacted gate pitch）為118nm，最小柵長則為33nm左右，當然由於置換柵技術的採用，我們無從準確地知道原始的多晶矽偽柵極的寬度，而這個寬度才是真正用於在自對準工藝中定義漏源極的重要尺寸。
2-Layout分析：
圖2的頂視圖則顯示臺積電在這款晶片中採用了限制條件較為嚴格的電路布局設計準則，過去在有關gatefirst和gatelast優劣的辯論中，類似的話題也曾被經常提及。圖中可見這款產品採用了單向式布局（即通常所說的1D Layout，電路圖像僅朝同一個方向延伸，與之相對的是曼哈頓式布局即通常所說的2D Layout，圖像可朝水平和垂直方向延伸），並採用了許多虛擬柵來保證光刻尺寸變異性。不過這種單向式布局方式相比曼哈頓式布局，在電路密度方面的確有所下降。
圖2 柵極以及有源層顯微頂視圖（點擊放大）
從外表上看，晶片在製造過程中似乎使用了雙重成像技術，並應用了Cut掩模板（Cut mask，即利用向垂直方向的圖像來切斷水平方向的圖像）。由於FPGA晶片的布局靈活程度通常要比邏輯晶片要更好，因此這款晶片中採用了大量虛擬柵和虛擬有源區的布局設計。
3-HKMG柵極結構分析：柵極結構方面，臺積電這款28nm製程產品與Intel 45nm製程產品存在一些相似之處，這些我們可以在圖3-4中看到。
圖3 Intel 45-nm (左) 與臺積電/賽靈思28nm HPL 製程（右）NMOS柵縱切圖（點擊放大）
圖4Intel 45-nm (左) 與臺積電/賽靈思28nm HPL 製程（右）PMOS柵縱切圖
圖中可見，兩款產品的柵極都採用了以下的同樣製作步驟：
1- 首先生成柵極底部的緩衝氧化層，該層的存在可保護High-k柵絕緣層；
2- 接著澱積High-k柵絕緣層；
3- 澱積PMOS/NMOS通用功函數金屬層（一般是TiN材料為主）；
4- 接著澱積多晶矽犧牲柵極；
5- 用自對準工藝進行漏源極離子注入，漏源極高溫退火處理；
6- 澱積互聯介電層，並進行平坦化處理，直至多晶矽柵極頂部暴露在外；
7- 多晶矽犧牲柵蝕刻；
8- PMOS/NMOS金屬柵形成並進行平坦化處理。
可見與Intel 45nm製程產品採用的High-k first+gate last HKMG工藝類似（Intel 32nm製程產品已升級為採用High-k last+gate last工藝），臺積電28nm HPL產品同樣採用了High-k first-gate last工藝。
當然兩者也存在一些區別，主要在以下幾點：
1- 臺積電這款晶片中並沒有採用嵌入式SiGe矽應變技術；
2- 臺積電這款晶片的PMOS柵極中可見存在一個厚度較大的高密度金屬層，而Intel的產品中沒有類似的結構；
3- 臺積電晶片的柵極頂部並未見有採用可施加應力的介電層結構；
4- 臺積電晶片柵極的側牆結構與Intel不同，應該是具備對漏源極進行微調的功能。
過去，Intel曾宣稱在NMOS電晶體中可以利用金屬柵極和觸點結構來向NMOS管的溝道施加應力；我們推測臺積電可能也有採用類似的技術，但是其觸點的位置距離柵極邊緣的距離顯然更大，不太可能起到產生應力的作用。另外一方面，我們並沒有看出PMOS管上有使用特殊的應變技術，因此其PMOS管中採用的應變技術（如果真有採用的話）機理未知，當然PMOS柵極中較厚的高密度金屬層也許有形成應力的功用。
不過，大家不要忘記這款晶片採用的是28nm HPL製程，而這個級別製程的產品一般對管子的電流驅動能力要求並不如HP等高性能製程，因此一般這個級別製程產品中不會應用嵌入式矽鍺技術。
目前有關這款產品的詳細分析工作還在進行中，需要了解更多細節的讀者可以參閱
這個連結。
Globalfoundries Gatefirst HKMG工藝32nm AMD Llano A6集顯處理器：相比之下，另外一款樣品晶片，AMD的Llano A6集顯處理器我們的分析工作則才進行到初級階段，因此目前我們只能提供一些產品/核心圖片給大家先飽飽眼福了。
AMD A6-3400M Llano APU （點擊放大）
AMD A6-3400M Llano APU Die（點擊放大）
另外，CICC09會議上，Globalfoundries曾經展示過其試驗型HKMG晶片的電晶體圖片，在此一併貼出，也許會給我們帶來一些有益的啟發。
圖7 Globalfoudries Gatefirst HKMG 電晶體縱剖圖（點擊放大）
最後，當然也不能忘了文章開頭提到的松下32nm HKMG晶片的電晶體縱剖圖：
Chipworks網站成立的初期，為了打知名度，過去曾經免費公開過一些對Intel 45nm製程處理器製程分析的較詳細內容，以下是他們給出的柵極堆疊結構縱剖分析圖和柵極製作工序分析。
柵極結構示意圖：PMOS
NMOS
1- 依次形成SiO2緩衝氧化層→High-k柵絕緣層→PMOS/NMOS通用TiN功函數金屬層(因其位於High-k層上方，因此有時又被稱為capping layer) →多晶矽犧牲柵澱積；
2- 多晶矽犧牲柵澱積→漏源極離子注入+退火→漏源極觸點金屬化→CESL蝕刻停止層澱積；
3- 多晶矽犧牲柵蝕刻；
4- PMOS/NMOS柵極同時澱積Ta+較厚TiN金屬勢壘層（由Ta和底部的TiN通用功函數金屬層完成對PMOS柵極的功函數值調節）；
5- NMOS中的Ta+較厚TiN金屬勢壘層蝕刻（有較少量Ta殘餘）→PMOS/NMOS柵極同時澱積NMOS用TiAl功函數金屬以及金屬柵填充材料TiAl；
6- 對金屬柵進行低溫熱處理，令NMOS中第二層功函數金屬TiAl中的Al擴散至底層的TiN通用功函數金屬層，形成TiAlN，至此完成NMOS柵極的功函數調節（NMOS柵極功函數由TiAl和底層的TiAlN決定）。
由於High-k和通用功函數金屬層TiN是先於漏源極退火工步澱積，可見Intel 45nm HKMG並非如Intel在各種材料（也包括其專利文件）中所說的那樣採用的是100%的gatelast工藝（Intel只承認是High-k first+metal gate last）。當時人們還為此展開了一場大辯論，不過intel 45nm產品最後用實際的性能表現封住了大家的嘴，並且在32nm節點將High-k絕緣層的成型也調整到了漏源極退火工步之後，從45nm時的High-kfirst+metal gate last升級到了High-k last+metal gate last。
補充材料2：臺積電2011年1月份審批通過的一份專利中，描述了一種採用High-k first+gate last HKMG工藝製作的NMOS管金屬柵極結構，如下圖所示，也許可以供大家參考。
CNBeta編譯原文：chipworks