系統級晶片集成——SoC

　

　　隨著VLSI工藝技術的發展，器件特徵尺寸越來越小，晶片規模越來越大，數百萬門級的電路可以集成在一個晶片上。多種兼容工藝技術的開發，可以將差別很大的不同種器件在同一個晶片上集成。為系統集成開闢了廣闊的工藝技術途。 
　　真正稱得上系統級晶片集成，不只是把功能複雜的若干個數字邏輯電路放在同一個晶片上，做成一個完整的單片數字系統，而且在晶片上還應包括其它類型的電子功能器件，如模擬器件和專用存貯器，在某些應用中，可能還會擴大一些，包括射頻器件甚至MEMS等。通常系統級晶片起碼應在單片上包括數字系統和模擬電子器件。 

　　由於單片系統級晶片設計在速度、功耗、成本上和多晶片系統相比佔有較大的優勢。另外電子系統的專用性對不同的應用，要求有專用的系統。因此發展SOC設計在未來的集成電路設計業中將有舉足輕重的地位。本文在分析系統級晶片特點的基礎上討論單片系統所必須的設計術以及工藝加工方法。

    一 系統級晶片特點 
　　系統級晶片是在單片上實現全電子系統的集成，具有以下幾個特點： 

　　1、規模大、結構複雜。

　　數百萬門乃至上億個元器件設計規模，而且電路結構還包括MPU、SRAM、DRAM、EPROM、閃速存貯器、ADC、DAC以及其它模擬和射頻電路。為了縮短投放市場時間，要求設計起點比普通ASIC高，不能依靠基本邏輯、電路單元作為基礎單元，而是採用被稱為智慧財產權（IP）的更大的部件或模塊。在驗證方法上要採用數字和模擬電路在一起的混合信號驗證方法。為了對各模塊特別是IP能進行有效的測試，必須進行可測性設計。

　　2、速度高、時序關係嚴密。 

　　高達數百兆的系統時鐘頻率以及各模塊內和模塊間錯綜複雜的時序關係，給設計帶來了多問題，如時序驗證、低功耗設計以及信號完整性和電磁幹擾、信號串擾等高頻效應。 

　　3、系統級晶片多採用深亞微米工藝加工技術，在深亞微米時走線延遲和門延遲相比變得不可勿視，並成為主要因素。再加之系統級晶片複雜的時序關係，增加了電路中時序匹配的困難。深亞微米工藝的十分小的線間矩和層間距，線間和層間的信號耦合作用增強，再加之十分高的系統工作頻率，電磁幹擾、信號串擾現象，給設計驗證帶來困難。 　

二、SOC設計技術 
　　1、設計再利用

　　數百萬門規模的系統級晶片設計，不能一切從頭開始，要將設計建立在較高的層次上。需要更多地採用IP復用技術，只有這樣，才能較快地完成設計，保證設計成功，得到價格低的SOC，滿足市場需求。 

　　設計再利用是建立在芯核（CORE）基礎上的，它是將已經驗證的各種超級宏單元模塊電路製成芯核，以便以後的設計利用。芯核通常分為三種，一種稱為硬核，具有和特定工藝相連繫的物理版圖，己被投片測試驗證。可被新設計作為特定的功能模塊直接調用。第二種是軟核，是用硬體描述語言或C語言寫成，用於功能仿真。第三種是固核（firmcore），是在軟核的基礎上開發的，是一種可綜合的並帶有布局規劃的軟核。目前設計復用方法在很大程度上要依靠固核，將RTL級描述結合具體標準單元庫進行邏輯綜合優化，形成門級網表，再通過布局布線工具最終形成設計所需的硬核。這種軟的RTL綜合方法提供一些設計靈活性，可以結合具體應用，適當修改描述，並重新驗證，滿足具體應用要求。另外隨著工藝技術的發展，也可利用新庫重新綜合優化。布局布線、重新驗證獲得新工藝條件下的硬核。用這種方法實現設計再利用和傳統的模塊設計方法相比其效率可以提高2一3倍，因此，0.35微米工藝以前的設計再利用多用這種RTL軟核綜合方法實現。 

　　隨著工藝技術的發展，深亞微米（DSM）使系統級晶片更大更複雜。這種綜合方法將遇到新的問題，因為隨著工藝向0．18微米或更小尺寸發展，需要精確處理的不是門延遲而是互連線延遲。再加之數百兆的時鐘頻率，信號間時序關係十分嚴格，因此很難用軟的RTL綜合方法達到設計再利用的目的。 

　　建立在芯核基礎上的系統級晶片設計，使設計方法從電路設計轉向系統設計，設計重心將從今大的邏輯綜合、門級布局布線、後模擬轉向系統級模擬，軟硬體聯合仿真，以及若干個芯核組合在一起的物理設計。迫使設計業向兩極分化，一是轉向系統，利用IP設計高性能高複雜的專用系統。另一方面是設計DSM下的芯核，步入物理層設計，使DSM芯核的性能更好並可遇測。 

　　2、低功耗設計

　　系統級晶片因為百萬門以上的集成度和數百兆時鐘頻率下工作，將有數十瓦乃至上百瓦的功耗。巨大的功耗給使用封裝以及可靠性方面都帶來問題，回此降低功耗的設計是系統級晶片設計的必然要求。設計中應從多方面著手降低晶片功耗。

　　（1）在系統設計方面，降低工作電壓是一方面，但太低工作電壓將影響系統性能。比較成熟的方法是採用空閒（1d1e）模式和低功耗模式，在沒有什麼任務的情況下使系統處於等待狀態或處於低電壓低時鐘頻率的低功耗模式。採用可編程電源是挾取高性能低功耗的有效方法。 　　

　　（2）在電路組態結構方面儘可能少採用傳統的互補式電路結構， 因為互補電路結構每個門輸入端具有一對P、 NM0S管，形成較大的容性負載，CMOS電路工作時對負載電容開關充放電功耗佔整個功耗的百分之七十以上，因此深亞微米的電路結構組態多選擇低負載電容的電路結構組態，如開關邏輯，Domino邏輯以及NP邏輯，使速度和功耗得到較好的優化。 

　　（3）低功耗的邏輯設計，一個數百兆頻率的工作的系統不可能處處都是幾百兆頻率工作，對於電路中那些速度不高或驅動能力不大的部位可採用低功耗的門，以降低系統功耗。因此在邏輯綜合時就將低功耗優化設計加進去，在滿足電路工作速度的前題下，儘可能用低功耗的單元電路。 

　 （4）採用低功耗電路設計技術， MOS輸出電路幾乎都採用一對互補的P、 NMOS管，在開關過程中，在瞬間存在兩個器件同時通導，造成很大功耗，對系統級晶片引出腿多，電路頻率高，這一現象更存嚴重，回此在電路設計時應儘可能避免這一問題出現以降低功耗。 

　　3、可測性設計技術 

　　系統級晶片是將芯核和用戶自己定義的邏輯（UDL一起集成，芯核深埋在晶片中，芯核不能事先測試。只能在系統級晶片被製造出來後作為系統級晶片的一部份和晶片同時測試。因此對系統級晶片測試存在許多困難，首先是芯核是別人的，選用芯核的設計者不一定對芯核十分了解，不具備對芯核的測試知識和能力。再加之芯核深埋在晶片之中，不能用測試單個獨立芯核的方法去處理集成後的芯核測試。只能通過某種電路模塊的接入將芯核和外圍測試資源接通，常用的方法有以下幾種： 

　　（1）並行直接接入技術，它是將芯核的I／O端直接接至晶片的引出端，或者通過多路選擇器實現芯核I／O端和晶片引出端公用。對晶片內箝入芯核比較少的晶片或有豐富引出端可利用的晶片往往用這種方法。並行直接接入的優點是可直接不利用獨立芯核的測試方法測試片上箝入的芯核。 

　　（2）串行掃描連結入法，本方法是在芯核四周設置掃描鏈，使芯核的所有I／O都能間接的不時）圍接通。通過掃描鏈，可以將測試圖形傳至測試點，也可以將測試響應結果傳出。邊界掃描技術就是一種特定的接入方法。串行掃描方法的優點是節約引出埠。 

　　（3）接入功能測試機構，這種方法是在芯核周圍接入邏輯模塊以產生或傳播測試圖形。片上自測試是其中一種，在片上接入測試資源，實現對特定芯核的測試。自測試降低了外圍接入模塊的複雜性，只需簡單的測試接口，絕大多數存貯器測試可用此方法，將自測試邏輯和存貯器芯核設計在一起。 

　　一個完整的系統級晶片測試應包括芯核內部測試，以保證每個芯核正確無誤。還應通過周圍邏輯電路進行跨芯核的測試，以及對用戶自定義邏輯電路的測試。晶片設計時可測性設計的任務是將測試裝置和被測系統級電路通過DFT的測試線路連成一個統一的機構。 可將各個芯核的接入路徑和晶片總線相連，也可將需控制和需觀察的測試點接在掃描鏈中。形成一個統一的可為測試裝置控制的整體。

　　4、深亞微米SOC的物理綜合

　　由於深亞微米時互連線延遲是主要延遲因素，而延遲又取決於物理版圖。因此傳統的自上而下的設計方法只有在完成物理版圖後才知道延遲大小。如果這時才發現時序錯誤，必須返回前端，修改前端設計或重新布局，這種從布局布線到重新綜合的重複設計可能要進行多次，才能達到時序目標。隨著特徵尺寸的減少，互連線影響越來越大。傳統的邏輯綜合和布局布線分開的設計方法已經無變得無法滿足設計要求。必須將邏輯綜合和布局布線更緊密的聯繫起來，用物理綜合方法，使設計人員同時兼顧考慮高層次的功能問題、結構問題和低層次上的布局布線問題。物理綜合過程分為初始規劃、RTL規劃和門級規劃三個階段。

　　在初始規劃階段，首先完成初始布局，將RTL模塊安置在晶片上，並完成I/O布局，電源線規劃。根據電路時序分折和布線擁擠程度的分析，設計人員可重新劃分電路模塊。通過頂層布線，進行模塊間的布線。並提取寄生參數，生成精確線網模型，確定各個RTL模塊的時序約束，形成綜合約束。

　　RTL規劃階段是對RTL模塊進行更精確的面積和時序的估算。通過RTL估算器快速生存門級網表，再進行快速布局獲得RTL模塊的更精確描述。並基於這種描述對布局頂層布線、管腳位置進行精細調整。最後獲得每一RTL模塊的線負載模型和精確的各模塊的綜合約束。

　　門級規劃是對每一RTL級模塊獨立地進行綜合優化，完成門級網表，最後進行布局布線。對每一RTL模塊和整個晶片綜合產生時鐘樹。還進行時序和線扔擠度分析，如果發現問題，可進行局部修改。由於物理綜合過程和前端邏輯綜合緊密相連，邏輯綜合是在布局布線的基礎上進行，因此延遲模型準確，設計反覆較少。

　　5、設計難技術

　　設計驗證是設計工作中十分重要的一環，電路規模越大系統越複雜佔用驗證時間越長。目前市場上已經有了適合不同設計領域和設計對象的CAD工具但如果用這些工具來驗證系統級晶片設計需將它們安需要組合，併集成在同一環境中。 　　模擬電路模擬需要電晶體級模型，大部分模擬工具都是從SPICE衍生出耒，由於要求解電路方程，電路越複雜模擬時間越長。利用並行結構分別進行數值解算和利用模型進行模擬，可大大提高模擬速度，能對數萬元器件電路乃至芯核進行模擬。但要對整個數百萬門規模的SOC進行模擬還是有困難的。另一方面深亞微米系統級晶片線網延遲超過門延遲，工作頻率數百兆，信號間的打擾，信號完整性分析也必須通過電晶體級的模擬才能確定。而數位訊號模擬只需邏輯模型，模擬速度快，規模大。由此看來，物理設計後提取各模塊電晶體和連線參數，首先進行模塊級驗證，在引基礎上再通過支持多種不同模型的模擬器聯合模擬以解決SOC設計中的驗證問題。

　　在系統級晶片上，幾乎都要用到微處理器以及專門的軟體和硬體。硬體和軟體之間是密切相關的。但在系統被做出之前，軟硬體之間的相互作用通常是很難精確測出的。一些設計錯誤也不會明顯表現出來。為了解決這一問題，必須採用硬體/軟體協同驗證技術。

三 矽加工技術是單片系統設計成功的關鍵因素 

　　設計一個系統級晶片除了選擇設計工具、單元庫和芯核以外，還需決定採用什麼加工工藝。各ASIC廠家的CMOS數字邏揖加工能力差別不大，但對於單片系統集成來說，還要根據需要增加其它特殊模塊，這需要增加掩模工藝步驟。例如 SRAM要增加兩次掩模，對閃速存貯器要增加5次掩模，對模擬電路至少要增加2－3次掩模用於金屬一金屬電容器，多晶一多晶電容器和多晶矽電阻製作，對十這些不同廠家差別很大。設計者必須根據特殊模塊要求和IP芯核要求去選擇合適的加工廠家，使之工藝加工達到芯核指標和特殊模塊要求。如你打算做一個混合信號單片系統，你必須選擇一個加工廠家對模擬模塊加工能力和數字／模擬之間的隔離問題足以達到你的單片系統設計要求。 

　　選擇加工廠家的另一個因素是決定於單片系統對存貯器的技術要求。要了解該廠家的存貯器模塊最大尺寸限界和配置限界能否滿足單片系統的技術要求。一定要確認ASIC加工廠家能否有能力將你的數字電路和存貯器同時放在一個晶片上。 

四、結論 
　　單片系統的複雜性以及快速完成設計、降低成本等要求，決定系統級晶片的設計必須採用智慧財產權（IP）復用方法。低功耗設計、可測性設計是系統級晶片設計的基本技術。混合信號模擬。軟硬體協同驗證是系統級晶片設計必須的驗證方法。正確選擇矽加工工藝是實現單片系統集成的關鍵因素。

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