7nm處理器是極限麼?

　　矽晶片工藝自問世以來，一直遵循摩爾定律迅速發展。但摩爾定律畢竟不是真正的物理定律，而更多是對現象的一種推測或解釋，我們也不可能期望半導體工藝可以永遠跟隨著摩爾定律所說發展下去。從現在來看，10nm工藝是能夠實現的，7nm也有了一定的技術支撐，而5nm則是現有半導體工藝的物理極限。

本文引用地址：http://www.eepw.com.cn/article/201710/366211.htm

　　所以，為了儘可能地延續摩爾定律，科研人員也在想盡辦法，比如尋求矽的替代材料，以繼續提高晶片的集成度和性能。

　　10年前我們覺得65nm工藝是極限，因為到了65nm節點二氧化矽絕緣層漏電已經不可容忍。所以工業界搞出了HKMG，用high-k介質取代了二氧化矽，傳統的多晶矽-二氧化矽-單晶矽結構變成了金屬-highK-單晶矽結構。

　　5年前我們覺得22nm工藝是極限，因為到了22nm溝道關斷漏電已經不可容忍。所以工業界搞出了finfet和FD-SOI，前者用立體結構取代平面器件來加強柵極的控制能力，後者用氧化埋層來減小漏電。

　　現在我們覺得7nm工藝是極限，因為到了7nm節點即使是finfet也不足以在保證性能的同時抑制漏電。所以工業界用砷化銦鎵取代了單晶矽溝道來提高器件性能。

　　當我們說工藝到了極限的時候，我們其實是在說在現有的結構、材料和設備下到了極限。然而每次遇到瓶頸的時候，工業界都會引入新的材料或結構來克服傳統工藝的局限性。當然這裡面的代價也是驚人的，每一代工藝的複雜性和成本都在上升，現在還能夠支持最先進工藝製造的廠商已經不多了。有限的這幾家都在努力中：Intel、臺積電、三星和GlobalFoundries。

　　7nm工藝是極限了嗎？

　　適用了20餘年的摩爾定律近年逐漸有了失靈的跡象。從晶片的製造來看，7nm就是矽材料晶片的物理極限。

　　在長達40多年的時間裡，摩爾定律始終是IT界的鐵律。然而進入21世紀以來，摩爾定律似乎出現了「放緩」的跡象。

　　隨著晶片技術的進一步發展，摩爾定律逐漸遇到物理法則的限制。業界普遍認為，7納米是矽電晶體的一道坎，一旦過了這個節點，就會遇到問題。因為一旦矽電晶體的柵極小於7納米，電子就可以在不同的電晶體之間流動，這種現象被稱為量子穿隧效應（Quantum Tunneling），它意味著電晶體可能會在原本應該是關閉的狀態下意外打開。

　　但即使是7納米以上的電晶體，也依然面臨從理論向實際跨越的難題。

　　7納米製程節點將是半導體廠推進摩爾定律（Moore’s Law）的下一重要關卡。半導體進入7納米節點後，前段與後段製程皆將面臨更嚴峻的挑戰，半導體廠已加緊研發新的元件設計架構，以及金屬導線等材料，期兼顧尺寸、功耗及運算效能表現。

　　現在的CPU內集成了以億為單位的電晶體，這種電晶體由源極、漏極和位於他們之間的柵極所組成，電流從源極流入漏極，柵極則起到控制電流通斷的作用。

　　而所謂的XX nm其實指的是，CPU的上形成的互補氧化物金屬半導體場效應電晶體柵極的寬度，也被稱為柵長。

　　縮短電晶體柵極的長度可以使CPU集成更多的電晶體或者有效減少電晶體的面積和功耗，並削減CPU的矽片成本。正是因此，CPU生產廠商不遺餘力地減小電晶體柵極寬度，以提高在單位面積上所集成的電晶體數量。不過這種做法也會使電子移動的距離縮短，容易導致電晶體內部電子自發通過電晶體通道的矽底板進行的從負極流向正極的運動，也就是漏電。而且隨著晶片中電晶體數量增加，原本僅數個原子層厚的二氧化矽絕緣層會變得更薄進而導致洩漏更多電子，隨後洩漏的電流又增加了晶片額外的功耗。

　　為了解決漏電問題，Intel、IBM等公司可謂八仙過海，各顯神通。比如Intel在其製造工藝中融合了高介電薄膜和金屬門集成電路以解決漏電問題；IBM開發出SOI技術——在在源極和漏極埋下一層強電介質膜來解決漏電問題；此外，還有鰭式場效電晶體技術——藉由增加絕緣層的表面積來增加電容值，降低漏電流以達到防止發生電子躍遷的目的。。.。。.

　　上述做法在柵長大於7nm的時候一定程度上能有效解決漏電問題。不過，在採用現有晶片材料的基礎上，電晶體柵長一旦低於7nm，電晶體中的電子就很容易產生隧穿效應，為晶片的製造帶來巨大的挑戰。針對這一問題，尋找新的材料來替代矽製作7nm以下的電晶體則是一個有效的解決之法。

　　石墨烯被視為是一種夢幻材料，它具有很強的導電性、可彎折、強度高，這些特性可以被應用於各個領域中，甚至具有改變未來世界的潛力，也有不少人把它當成是取代矽，成為未來的半導體材料。但是真正把它應用於半導體領域，還需要克服不少的困難。

　　首先，通過前面我們可以知道，邏輯電路有「0」和「1」，也就是開和關兩種狀態，而這就需要有「能隙」——電子攜帶電流之前必須躍過的能量跨欄。但是因為石墨烯本身的導電性能太好，它沒有能隙，也就是只能開，而不能關，這樣是不能實現邏輯電路的。如果要利用石墨烯來製造半導體器件，那麼我們還需要通過其他手段，在不破壞石墨烯本身特有的屬性下，在石墨烯上面植入一個能隙。目前已經有不少針對這方面的研究，但要真正解決這個問題還需要相當長的時間。

　　1nm那還只是個噱頭

　　美國勞倫斯•伯克利國家實驗室（Lawrence Berkeley NaTIonal Laboratory）的一個研究團隊—已經成功研製出柵極（電晶體內的電流由柵極控制）僅長1納米的電晶體，號稱是有史以來最小的電晶體。這下很多人都不淡定了，媒體紛紛疾呼「摩爾定律沒戲唱了」。

　　我們來看看這個所謂的1nm。我們知道cmos技術中的電晶體是場效應電晶體，是用一個柵控制一個導電溝道通斷來表示0和1的，柵和導電溝道中有一層絕緣電介質，柵加電壓，會在溝道處產生一個電場（但沒有電荷交換），該電場會改變溝道中的電子輸運性質，使得在溝道兩端加相同電壓，電子輸運性質不同，電流不同，顯示出開關性。

　　導電溝道縮短過程中，電子的輸運特性會發生變化，這是電子的運動性質決定的。而這個過程中對電流的調控越來越難，要麼開態太小，要麼關態太大，除此外還經歷過柵介質漏電等問題。

　　如果用單根的碳納米管作為柵，柵的寬度就是碳納米管寬度，但問題在於他的導電溝道沒有縮短，現有的場效應電晶體柵完全覆蓋溝道的比較多（調控作用強），讓我們誤認為柵的尺度就可以代表電晶體的特徵尺度，那篇文章在這上面取了個巧，所以那個電晶體不一定就只有1nm。

　

　　而且，本次外媒報導的勞倫斯伯克利國家實驗室將現有最精尖的電晶體製程從14nm縮減到了1nm，其電晶體就是由碳納米管摻雜二硫化鉬製作而成。不過這一技術成果僅僅處於實驗室技術突破的階段，目前還沒有商業化量產的能力。至於該項技術將來是否會成為主流商用技術，還有待時間檢驗。

　　這僅僅是一項在實驗室中的技術突破，哪怕退一步說，該項技術已經成熟且可以商業化，由於其在商業化上的難度遠遠大於Intel正在研發的10nm製造工藝——其成本將高昂地無以復加，這會使採用該技術生產的晶片價格居高不下。

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　　臺積電預告2017年第二季10納米晶片將會量產，7納米製程的量產時間點則將落在2018年上半。反觀英特爾（Intel），其10納米製程量產時間確定將延後到2017下半年。但英特爾高層強調，7納米製程才是決勝關鍵，因為7納米的製程技術與材料將會有重大改變。

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