來源：內容由半導體行業觀察（ID：icbank）編譯自「semiwiki」，謝謝。
從多個廠商和研究機構的成果我們可以看到，接下來的幾個高級過程節點的設備路線圖似乎相對清晰。FinFET拓撲結構隨後將被「gate-all-around」器件取代，通常使用多個堆疊的溝道，然後金屬柵完全被「納米片」圍繞。儘管鰭片由於在鰭片的高度和厚度上的遍歷而表現出改善的柵極至溝道靜電，但堆疊的納米片卻進一步改善了這種靜電控制——優化了亞閾值洩漏電流。
提議的對納米片拓撲的擴展是「forksheet」，如下圖所示。forksheet研發的目標是消除nFET到pFET器件的間距規則（用於公共柵極輸入連接），用薄氧化物隔離兩組納米片。電晶體密度獲得這種引人注目的增益的代價是——柵極再次在三個側面上包圍了溝道體積–「 FinFET側面翻轉」是forksheet的一個常見的相似之處。儘管後FinFET節點的大批量製造（HVM）的日期有些不確定，但是可以預料，這些不斷發展的納米片/forksheet拓撲將在2024-25年間出現。現在，也有很多納米片的替代品正在進行積極的工藝開發和設備研究。假設「納米」設備拓撲結構將至少用於兩個製程節點，那麼，如果有任何新設備想要在2028-30年間達到HVM，則現在需要積極進行研究。在最近的IEDM會議上，Synopsys展示了他們在此時間範圍內針對「 1nm」節點的領先器件替代產品之一的預測和設計技術協同優化（DTCO）評估結果。本文總結了他們演講的重點。下圖描述了最近幾個工藝節點上電晶體密度的直線趨勢。（此圖是Synopsys與IC Knowledge，Inc.合作的一部分。）X軸上的節點名稱表示從14nm節點的簡單過渡，每個連續的數據點由0.7X的摩爾定律線性乘數定義毫無疑問，SemiWiki的頻繁閱讀者無疑知道，代工廠分配給後續節點的實際術語已經增加了一些「營銷投入」。為了便於討論，如果DTCO流程開發的目標確實要保留在該曲線上，則使用0.7X名稱是合適的。邏輯密度通常與製造技術通常使用的基礎庫單元實現相關。例如，一個2輸入NAND單元的面積使用以下方式反映了該單元中的4個器件：the contacted poly pitch（CPP）cell鄰接隔離間隔（「擴散中斷」與單元之間的虛設柵極捆綁在一起）另一個關鍵單元尺寸是（可掃描的）數據觸發器的面積。上面的電晶體密度計算針對每個邏輯數據點使用NAND和FF單元的邏輯混合。需要特別注意的是，對於1nm節點，在Synopsys投影中使用的設備拓撲結構的假設。積極的研究正在進行中，以在與該節點一致的時間範圍內評估幾種非矽場效應器件類型，例如2D半導體材料（MoS2）和1D碳納米管。為了保持在電晶體密度曲線上的目標，Synopsys TCAD團隊採用了DTCO工藝定義來實現3D「互補FET」（CFET）。下圖說明了CFET的橫截面。CFET技術的一個吸引人的特徵是與納米片拓撲結構的相似性，後者將在1nm節點的時間範圍內具有多年的製造經驗。CFET方法的新穎之處在於pFET和nFET納米片的垂直放置。CFET拓撲利用了典型的CMOS邏輯應用，其中將公共輸入信號施加到nFET和pFET器件的柵極。（稍後將討論具有僅nFET字線傳輸門的6T SRAM位單元的獨特情況。）上圖顯示了pFET納米片如何直接位於nFET納米片下方。在圖中，存在兩個nFET納米片，比pFET窄，這主要是由於需要空間來接觸pFET源極和漏極節點，因此nFET的寬度減小了。並聯的兩個nFET將提供與pFET相當的驅動強度。（CFET中的SRAM位單元設計採用了不同的策略。）還顯示了有源柵極上的M0接觸（COAG）拓撲結構，擴展了這種最新的工藝增強功能。CFET器件的處理需要特別注意pFET和nFET的形成。用於pFET源/漏節點的SiGe的外延生長用於在溝道中引入壓縮應變，以提高空穴遷移率。然後執行pFET柵極氧化物和金屬柵極沉積。隨後，nFET源極/漏極節點的外延Si生長，隨後的柵極氧化物和金屬柵極沉積必須遵守現有pFET器件施加的材料化學約束。
請注意，對於1nm節點的假設是，本地VDD和GND分布將由「埋入電源軌」（BPR）提供，它們位於基板中的納米片下方。結果，既需要「淺」（器件）通孔，又需要「深」（BPR）通孔。因此，BPR和過孔的金屬成分是關鍵的工藝優化，以降低寄生接觸電阻。（主要）金屬必須具有低電阻率，並以極薄的勢壘和襯裡材料沉積在溝槽中。說到寄生，下面的（簡化）布局圖突出了CFET拓撲的獨特優勢。CFET器件的三維方向消除了單獨的nFET和pFET區域之間的柵極穿越。而且，與FinFET器件布局相比，柵極到源極/漏極局部金屬化層的並行運行長度顯著減少。（圖中顯示了經過納米片的較小的柵極長度擴展。）結果，使用CFET極大地改善了器件的寄生Rgate電阻和Cgs / Cgd電容。
在CFET工藝中實現6T SRAM位單元會帶來一些折衷。Synopsys DTCO團隊選擇了獨特的設計特徵，如下圖所示。前面所示的兩個較小的nFET納米片，其邏輯驅動強度比為1：1，與SRAM位單元中的pFET的寬度相同，驅動力為2：1。（請注意，這可以與FinFET位單元相媲美，其中nFET鰭片的數量為2而pFET鰭片的數量為1。）用於傳輸門（pass gates）的兩個nFET納米片（略）比下拉電阻弱；柵極僅存在於納米片的三個側面上。這種「三柵極」配置提供了更密集的位單元，並優化了傳輸門：下拉nFET器件的相對強度，以實現可靠的單元讀取容限。通過門器件下的pFET納米片現在變成無效的「虛擬」門內部6T電池互連使用唯一的「交叉耦合」層（在M0通孔水平）流程開發早期的DTCO分析利用TCAD仿真工具來表示材料光刻圖案，材料沉積和（選擇性）蝕刻輪廓。這項早期的優化工作可洞悉所需的工藝窗口以及預期的材料尺寸和電性能，包括可優化自由載流子遷移率的溝道應變。隨後的寄生提取與器件模型合併，可以為新工藝進行初步的功率/性能測量，並結合器件布局區域進行完整的PPA評估。下圖（比較忙）提供了上述SRAM位單元的DTCO分析的可視化。
在IEDM上，Synopsys TCAD團隊基於CFET器件拓撲結構窺視了「 1nm」節點的特性，其中一個pFET納米片低於兩個nFET納米片。還假定有埋入式電源軌。光刻假設基於（高數值孔徑）EUV的利用，例如39nm CPP（帶有COAG）和19nm M0金屬間距。相對於PU：PD：PG的相對驅動強度以及內部交叉耦合互連層，均採用了獨特的SRAM位單元設計方法。DTCO分析的結果表明，1nm CFET節點確實可以保持較高的電晶體密度，接近10 ** 9電晶體/ mm ** 2。看到此預測如何演變將非常有趣。
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