臺積電已在本月開始5nm工藝的試產，第二季度內投入規模量產，蘋果A14、華為麒麟1020、AMD Zen 4等處理器都會使用它，而且消息稱初期產能已經被客戶完全包圓，尤其是蘋果佔了最大頭。
臺積電尚未公布5nm工藝的具體指標，只知道會大規模集成EUV極紫外光刻技術，不過在一篇論文中披露了一張電晶體結構側視圖。
5nm密度估算
WikiChips經過分析後估計，臺積電5nm的柵極間距為48nm，金屬間距則是30nm，鰭片間距25-26nm，單元高度約為180nm，照此計算，臺積電5nm的電晶體密度將是每平方毫米1.713億個。
相比於初代7nm的每平方毫米9120萬個，這一數字增加了足足88％，而臺積電官方宣傳的數字是84％。
雖然這些年摩爾定律漸漸失效，雖然臺積電的工藝經常面臨質疑，但不得不佩服臺積電的推進速度，要知道16nm工藝量產也只是不到5年前的事情，那時候的電晶體密度才不過每平方毫米2888萬個，5nm已經是它的幾乎六倍！
另外，臺積電10nm工藝的電晶體密度為每平方毫米5251萬個，5nm是它的近3.3倍。
EUV
臺積電強調在此過程中廣泛使用EUV。值得指出的是，這實際上是臺積電第一個基於「主要」 EUV的節點。臺積電N7和N7P節點是基於DUV的。臺積電的第一個生產EUV流程是N7+，但該節點實際上是一個孤立節點，與先前的節點不兼容，除了返回該節點之外，沒有明確的遷移路徑。另一方面，對於大多數客戶而言，N5被設計為從N7遷移的主要途徑。臺積電錶示，在切割，接觸，過孔和金屬線步驟中，使用了10層以上的EUV層來替代至少4倍的浸沒層。這是將其基於EUV的N5節點與利用多重模式的假設N5節點進行比較得出的結果。
臺積電在IEDM上展示了一張圖表，報告說，與以前的工藝相比，N5首次使用更少的掩模。與基線的1倍N16相比，測量出圖中條形的高度，N10使用的mask增加了1.31倍，N7使用的mask增加了1.45倍，而N5使用的mask增加了1.35倍。如果N5是基於多圖案DUV的工藝，則掩模數量將激增至1.91倍。換句話說，在使用約60個掩模的14/16nm時，10nm約需要78個掩模，7nm約需要87個掩模，而5 nm則返回到81個掩模。如果沒有EUV，則在5nm的時候需要115個掩模。他們沒有給出與N7 +的比較，但我們估計它與10nm的掩模數量相當。