來源：EETOP編譯自semiwiki
在接下來的幾個高級過程節點的設備路線圖似乎已經相對清晰。FinFET拓撲將被GAA(gate-all-around)器件取代，通常使用多個堆疊通道，金屬柵完全圍繞「納米片」。儘管鰭片由於在鰭片的高度和厚度上的遍歷而表現出改善的柵極至溝道靜電，但堆疊的納米片卻進一步改善了這種靜電控制-優化了亞閾值洩漏電流。
提議的對納米片拓撲的擴展採用「forksheet」，如下圖所示。
forksheet研發的目標是消除nFET到pFET器件的間距規則（用於公共柵極輸入連接），用薄氧化物隔離兩組納米板。電晶體密度獲得這種引人注目的增益的代價是——柵極再次在三個側面上包圍了溝道體積–「 FinFET側面翻轉」是forksheet的一個常見的相似之處。
儘管後FinFET節點的大批量製造（HVM）的日期有些不確定，但是可以預料，這些不斷發展的納米片/forksheet拓撲將在2024-25年間出現。
目前正在積極進行工藝開發和設備研究，以尋找無數納米片的替代品。假設「納米」設備拓撲將至少用於兩個進程節點，如果任何新設備要在2028-30年達到HVM，現在就需要積極地進行研究。
在最近的IEDM會議上，Synopsys展示了他們在此時間範圍內針對「 1nm」節點的領先器件替代產品之一的預測和設計技術協同優化（DTCO）評估結果。本文總結了他們演講的重點。
1nm 節點
下圖描述了最近幾個工藝節點的電晶體密度的直線趨勢。（此圖是Synopsys與IC Knowledge，Inc.合作的一部分。）
關於這張圖需要注意的幾點：
x軸上的節點名稱代表了從14nm節點的簡單過渡，每個連續的數據點都由0.7X摩爾定律線性乘數定義(為了便於討論，如果DTCO工藝發展的目標確實是保持在這條曲線上，那麼使用0.7X的命名是合適的。) 每個節點上的密度數據點代表來自多個代工廠的指標數據點包括對邏輯和SRAM實施的單獨測量邏輯密度通常與代工技術常用的基礎庫單元實現有關。例如，一個2輸入NAND單元的面積反映了單元中4個器件的使用情況。
接觸的多間距 the contacted poly pitch（CPP）cell中水平金屬走線的數量（用於信號和電源）cell鄰接隔離間隔（「擴散中斷」與單元之間的虛設柵極捆綁在一起）另一個關鍵的單元維度是一個(可掃描的)數據觸發器的面積。上面的電晶體密度計算對每個邏輯數據點使用了NAND和FF單元的邏輯混合。
特別值得注意的是，在Synopsys對1nm節點的預測中使用的器件拓撲結構的假設。目前正在積極研究，以便在與該節點一致的時間範圍內評估幾種非矽場效應器件類型--例如，二維半導體材料(MoS2)和一維碳納米管。為了保持在電晶體密度曲線上的目標，Synopsys TCAD團隊採用了DTCO工藝定義來實現3D「互補FET」。下圖展示了CFET的橫截面。
CFET技術的一個吸引人的特徵是與納米片拓撲結構的相似性，後者將在1nm節點的時間範圍內具有多年的製造經驗。CFET方法的新穎之處在於pFET和nFET納米片的垂直放置。CFET拓撲利用了典型的CMOS邏輯應用，其中將公共輸入信號施加到nFET和pFET器件的柵極。（稍後將討論具有僅nFET字線傳輸門的6T SRAM位單元的獨特情況。）上圖顯示了pFET納米片如何直接位於nFET納米片下方。在圖中，存在兩個nFET納米片，比pFET窄，這主要是由於需要空間來接觸pFET源極和漏極節點，因此nFET的寬度減小了。並聯的兩個nFET將提供與pFET相當的驅動強度。（CFET中的SRAM位單元設計採用了不同的策略。）還顯示了有源柵極上的M0接觸（COAG）拓撲結構，擴展了這種最新的工藝增強功能。
CFET器件的處理需要特別注意pFET和nFET的形成。用於pFET源/漏節點的SiGe的外延生長用於在溝道中引入壓縮應變，以提高空穴遷移率。然後執行pFET柵極氧化物和金屬柵極沉積。隨後，nFET源極/漏極節點的外延Si生長，隨後的柵極氧化物和金屬柵極沉積必須遵守現有pFET器件施加的材料化學約束。
埋入式電源軌（Power rails）
請注意，對於1nm節點的假設是，本地VDD和GND分布將由「埋入電軌」（BPR）提供，它們位於基板中的納米片下方。結果，既需要「淺」（器件）通孔，又需要「深」（BPR）通孔。因此，BPR和過孔的金屬成分是關鍵的工藝優化，以降低寄生接觸電阻。（主要）金屬必須具有低電阻率，並以極薄的勢壘和襯裡材料沉積在溝槽中。
說到寄生，下面的（簡化）布局圖突出了CFET拓撲的獨特優勢。CFET器件的三維方向消除了單獨的nFET和pFET區域之間的柵極穿越。而且，與FinFET器件布局相比，柵極到源極/漏極局部金屬化層的並行運行長度顯著減少。（圖中顯示了經過納米片的較小的柵極長度擴展。）結果，使用CFET極大地改善了器件的寄生Rgate電阻和Cgs / Cgd電容。
CFET SRAM設計
在CFET工藝中實現6T SRAM位單元會引入一些權衡。Synopsys DTCO團隊選擇了獨特的設計特性，如下圖所示。
1. nFET下拉：pFET上拉比很容易達到2:1
前面所示的兩個較小的nFET納米片，其邏輯驅動強度比為1：1，與SRAM位單元中的pFET的寬度相同，驅動力為2：1。（請注意，這可以與FinFET位單元相媲美，其中nFET鰭片的數量為2而pFET鰭片的數量為1。）
2. 實現了一對修改的nFET傳輸門器件
用於傳輸門（pass gates）的兩個nFET納米片（略）比下拉電阻弱；柵極僅存在於納米片的三個側面上。這種「三柵極」配置提供了更密集的位單元，並優化了傳輸門：下拉nFET器件的相對強度，以實現可靠的單元讀取容限。
3. 通過門器件下的pFET納米片現在變成無效的「虛擬」門
4. 內部6T單元互連使用唯一的「交叉耦合」層（在M0通孔水平）
在工藝開發的早期，DTCO分析利用TCAD模擬工具，來表示材料的光刻圖版、材料沉積和(選擇性)蝕刻輪廓。這項早期的優化工作提供了對所需的工藝窗口、預期的材料尺寸和電學特性的見解，包括優化自由載流子遷移率的溝道應變。
後續的寄生提取，與設備模型合併，為新工藝提供初步的功率/性能度量，並結合設備布局區域進行全面的PPA評估。下圖提供了上述SRAM位單元的DTCO的可視化分析。
總結
在IEDM上，Synopsys TCAD團隊提供了對 "1nm "節點特性的窺探，該節點基於CFET器件拓撲結構，在兩個nFET納米片下面有一個pFET納米片。還假設了埋入式電源軌。光刻假設是基於利用（高數值孔徑）EUV--例如，39nm CPP（帶COAG）和19nmM0金屬間距。對於相對的PU:PD:PG驅動強度和內部交叉耦合互連層，都採用了獨特的SRAM位單元設計方法。
這種DTCO分析的結果表明，1nm CFET節點可能確實能夠保持激進的電晶體密度，接近10億個電晶體/平方毫米。
原文：https://semiwiki.com/eda/synopsys/294205-what-might-the-1nm-node-look-like/