臺積電終於下定決心，在2nm工藝節點使用GAA工藝。這也意味著FinFET（鰭式場效電晶體）將在3nm節點奏響最後的樂章。
十年光景，從誕生到進入最後的生命周期，FinFET不負使命，讓已經走到懸崖邊上的摩爾定律又再次煥發了能量。
最後一舞
自臺積電宣告在3nm節點繼續留守FinFET後，這曾打了很多人的臉。
業界都認為FinFET將在5nm時達到大限，臺積電雖然沒有像三星那樣明確地表示去追逐新架構GAA，但是工藝上的壓力讓他們最終放棄FinFET。
所有的猜測最終落空，3nm製程還是選擇了FinFET。按照臺積電的說法，已經對FinFET技術進行了重大更新，通過其工藝節點技術的另一次迭代實現性能和漏電擴展。
這個選擇一定是經過平衡和取捨之後的商業決策。這也意味著臺積電判斷FinFET的瓶頸不在3nm節點，甚至還有自信能在3nm節點以FinFET來獲得水準之上的良率。
這樣臺積電就會在相同的製程技術與製造流程下進入3nm世代，不用變動太多的生產工具，也能有較具優勢的成本結構。對客戶來說，也將不用進行太多的設計變更，會減少很多不必要的生產成本。若最終的產品性能還能與競爭對手平起平坐，那臺積電可能又將在3nm世代再勝一籌。
另一方面，新架構的效能雖好，但要實現量產的難度遠高於 FinFET 架構。這或是臺積電在3nm 工藝架構的抉擇下，打保守牌的原因之一，與其冒險，倒不如繼續沿用現在非常有把握的 FinFET 架構。
3nm節點將在2022年進入量產，以現在的進度來預測，FinFET還將有5年以上的輝煌時期。
當前，主力N5工藝也已經漸入佳境。因為廣泛採用了EUV技術，相較7nm N7工藝， N5工藝在相同功耗下的性能提高了15％，所以在相同性能下的功耗降低了30％，邏輯密度為N7的1.8倍。
而且，N5的缺陷密度學習曲線比N7快，這意味著5nm工藝將比其上一節點能更快地達到更高的良率。
今年下半年，採用臺積電5nm技術的蘋果A14處理器將進入市場。Ampere亦基於N5工藝製造其下一代伺服器晶片。高通、博通、AMD、聯發科、恩智浦等晶片巨頭也向臺積電5nm下訂單，產能已經被填滿。
在5nm基礎上，3nm的表現將更進一步。相比5nm N5節點，3nm N3在相同功耗下的性能可提高10-15％，在相同性能下的功耗可降低25-30％；邏輯密度提高70%，SRAM密度提高20%，模擬密度提高10%。
在2020 年，單一個 5nm 新工藝就將貢獻營收超過 30 億美元。照此相比， 3nm工藝也將成為臺積電未來的聚寶盆。
這也許就是FinFET最後的輝煌。
天降大任
FinFET工藝拯救了半導體工藝，這話一點不為過。
半導體工藝發展的主線就是怎樣去縮小電晶體的尺寸。此前，工藝進展也遇到過各種困難，可是通過將鋁互聯改成銅互聯，在柵極加入High-k材料、引入Stress engineering等方法都可以在不改變平面器件工藝的情況下把尺寸做小。
不過當柵極長度逼近20nm門檻時，對電流的控制能力急劇下降，漏電率也在升高，傳統的平面MOSFET看似走到了盡頭，材料的改變也無法解決問題。
這時候，由加州大學伯克利分校胡正明教授給出了新的設計方案，也就是FinFET電晶體。在FinFET中，溝道不再是二維的，而是三維的「鰭（Fin）」形狀，而柵極則是三維圍繞著「鰭」，這就大大增加了柵極對於溝道的控制能力，從而解決了漏電問題。
英特爾全球第一個進行 FinFET 架構商業化生產的半導體大廠。其花了 10 年左右的時間才將 FinFET 量產化，其增加了刻蝕步驟，將額外生產成本降低到 2%～3%，終於在 2011 年 5 月向世界宣布對 22nm 3D 電晶體進行量產。
此後，就有了世人熟知的14nm、12nm、7nm等節點，移動網際網路的時代也在FinFET工藝的輔佐下拉開帷幕。
臺積電的今日也有FinFET的功勞。在10nm工藝節點，正是靠著不計代價的研發投入，臺積電終於超過英特爾和其他代工廠，成為了FinFET工藝的旗手，也坐上了晶圓代工的頭把交椅。
像其他半導體工藝一樣，FinFET也有自己的缺陷。隨著工藝的進展，這種缺陷會逐步放大，直到不可逾越。
一個典型的例子就是，在5nm之後，FinFET幾乎已經達到了物理極限，其不斷拉高的深度和寬度之比（為了避免短溝道效應，鰭片的寬度應該小於柵極長度的0.7倍），將使得鰭片難以在本身材料內部應力的作用下維持直立形態，尤其是在能量更高的EUV製程導入之後，這樣的狀況會更為嚴重，甚至光子在如此小的尺度下將呈現量子效應從而帶來大量的曝光噪音，嚴重影響了產品的質量和性能。另外，柵極距過小將帶來不可控的情況。
修修補補的FinFET終將力不從心，新的架構因此呼之欲出。
新的王者
FinFET的另一個缺點是其柵極僅在三個側面圍繞矩形矽鰭片，而底部側面連接到矽的主體。當電晶體關閉時，這允許一些漏電流流動。許多研究人員推斷，要獲得對通道區域的最終控制，需要將柵極完全包圍。
自1990年以來，研究人員一直將這一想把這個設想歸結為合乎邏輯的結論。也就是在那一年，研究人員報告了第一個具有完全圍繞溝道區域的柵極矽器件。從那時起，一代又一代的研究人員開始研究所謂的Gate-all-aroundG(GAA)器件。直到2003年，尋求最大程度減少洩漏的研究人員將溝道區域變成了一條狹窄的納米線，橋接了源極和漏極，並被四周的柵極包圍，GAA架構從此誕生。
在研發GAA的路上，各方都拿出了自己的方案，最常見的有4種形式：
1）比較常見的納米線技術，也就是穿透柵極的鰭片採用圓柱或者方形截面；
2）板片狀結構多路橋接鰭片，穿透柵極的鰭片被設計成水平板狀或者水平橢圓柱狀（長軸和基地平行）截面；
3）六角形截面納米線技術，顧名思義，納米線的截面是六邊形；
4）納米環技術，穿透柵極的鰭片採用環形方案。
以GAA來賭明天，三星的研發進度最快。其宣稱的 GAA 技術英文名為 Multi-Bridge Channel FET，縮寫為 MBCFET。實際上就是板片狀結構多路橋接鰭片。三星對此作出的解釋是，目前主流的納米線 GAA 技術，溝道寬度較小，往往只能用於低功率設計，並且製造難度比較高，因此三星沒有採用這種方案。
具體來說，三星的MBCFET電晶體將線型通道結構排列成2維納米片，以增加與閘極的接觸面積，進而讓裝置整合更簡單，同時增加電流。這種結構，除了本身的GAA結構可以抑制短通道效應外，也能透過增加通道面積實現性能提升。
三星認為 FinFET 在5nm和4nm工藝節點上都依舊有效，因此在3nm時代三星才開始使用新的MBCFET技術。希望在這個節點上超越臺積電。
臺積電也有自己的方案，其深耕納米片技術超過15年，並已證明其可以生產在0.46V下工作的32Mb納米片SRAM器件。在2nm工藝節點，臺積電版的GAA就會登場亮相。
以目前的研發進度研判，供應鏈預計臺積電2023年下半年可望進入2nm風險性試產，2024年正式量產。新一輪的GAA大戰，也將在那個節點正式打響。
生命的延續
FinFET會讓出C位，但不會消亡。
最早商業化FinFET的英特爾就想出了新辦法。在最近舉行的架構日上，英特爾院士魯斯·布萊恩（Ruth Brain）稱SuperFin技術將重構FinFET工藝，並表示10納米SuperFin將是英特爾有史以來最大的單節點內性能提升。
以10納米SuperFin技術為例，通過英特爾增強型FinFET電晶體與Super MIM（Metal-Insulator-Metal）電容的結合，該技術能夠提供增強的外延源極/漏極、改進的柵極工藝和額外的柵極間距，並通過以下方式實現更高的性能：
· 通過增強源極和漏極上晶體結構的外延長度，從而增加應變並減小電阻，以允許更多電流通過通道
· 改進了柵極工藝以實現更高的通道遷移率，從而使電荷載流子更快地移動
· 附加的柵極間距選項，從而可提供更高的驅動電流
· 使用新型薄壁阻隔將過孔電阻降低了30％，從而提升了互連性能
· 與之前的技術相比，在同樣面積內，電容是之前的5倍，從而減少了電壓下降，可顯著提高產品性能
該技術由一類新型的「高K」（ Hi-K）電介質材料實現，該材料可以堆疊在厚度僅為幾埃厚的超薄層中，從而形成重複的「超晶格」結構。 這是一項行業內領先的技術，領先於其他晶片製造商的現有能力。
10nm SuperFin技術將運用於代號為「 Tiger Lake」的英特爾下一代移動處理器中。
精打細算的臺積電也在挖掘FinFET在其他領域的潛力。為了同FD-SOI在IoT市場競爭，臺積電推出了改進的N12e工藝，這也是首次將FinFET引入了IoT領域。
與 22ULL 工藝節點相比，臺積電承諾 N12e 可在同等功耗水平下將頻率提升至 1.49 倍、或將同頻下的功耗降低 55%，更別提增加了 1.76 倍的邏輯密度、以及支持 0.4V 的低電壓。
臺積電相信，N12e 將為 AI 加速器提供低功耗支撐，讓下一代 5G IoT 邊緣設備更加普及，從而推動語音識別、健康監測、機器視覺等領域的發展。
上萬億的IoT市場為FinFET帶來了無比巨大的相像空間。更為重要的是，卸下延續摩爾定律的沉重使命，輕裝上陣的FinFET還會有自己的第二次輝煌。（校對/Kelven）