SEMICON China 2020 的中國國際半導體技術大會 CSTIC 2020，齊聚全球重量級的半導體技術領軍者，分享當前最前沿、最熱門的技術願景。
此次受邀的臺積電研究發展組織系統整合技術副總餘振華，在會中詳解讓摩爾定律持續的三大先進封裝技術：整合型扇出 InFO、2.5D 的 CoWoS、3D IC，以及 Chiplet 小晶片趨勢的興起。
對於 Chiplet 小晶片近年來成為國際半導體廠、IC 設計公司的熱議焦點，餘振華以三國演義的「天下大勢，分久必合，合久必分」，來作為註解。
餘振華畢業於臺灣清華大學物理系，研究所轉念材料，之後到美國喬治亞理工學院獲得材料科學工程博士。他加入臺積電超過 20 年，參與過不少「戰役」，最有名一役當屬 2000 年左右的 0.13 微米銅製程技術。
聞名業界的銅製程戰役
約莫 1997 年時，當時執半導體技術牛耳的 IBM，首次發表銅製程技術，在此之前半導體都是採用鋁製程。
銅的優勢是電阻係數比鋁低很多，但電流流量大時，會出現電遷移（electromigration）現象，若是電阻係數夠低，可以降低電遷移所導致的原子流失。
銅製程的另一個關鍵是以 Low-K Dielectric（低介電質絕緣）作為介電層的材料。銅就像是骨頭，Low K 材料是肌肉一樣，彼此都非常關鍵。
早年的半導體技術都是技轉自 IBM，很少有自己開發。當年，IBM 發表了銅製程與 Low-K 材料的 0.13 微米新技術後，同樣也希望臺積電、聯電這些半導體公司都能採用。
2000 年以前，臺積電與聯電這兩家公司的體量、技術實力並沒有像現在差距這麼大。
在 0.13 微米的銅製程上，聯電一如過往向 IBM 買技術; 但臺積電決定要自己開發，這是拉開臺積電與聯電技術實力，歷史上的關鍵一役。
當時 IBM 的 0.13 微米銅製程技術屬於實驗室開發階段，聯電買下來實際生產後，遇到很多的問題，包括良率過低，很難進入量產規模等。
但是，臺積電的 0.13 微米銅製程自主開發技術成功了。餘振華接受媒體採訪時曾分享過程中一些有趣的經驗。
每天開會前先問：對手做出來沒？
當時臺積電的自主開發是直接上生產線開發，但大家都對銅材料不熟悉，非常怕稍有差池，製程中若發生汙染會導致整個廠區擴散，因此有著很嚴謹的管理流程。
為了與其他工程師做區隔，當時在無塵室裡面，所有人都穿白色的無塵衣，只有這群開發 0.13 微米銅製程的工程師是穿粉紅色無塵衣，好讓大家容易「迴避」 。
還有，在廠區內很多地板上都畫上路線，要求這群 「特殊工程師」 不能隨意越線。
甚至，整個開發團隊對 「敵情」 的進度與掌握，一直處於十分高壓且緊繃的狀態。
餘振華曾描述，當時每天早上開會前第一件事，就是先問對手（聯電）有沒有什麼消息？有沒有出來開記者會宣布做出來了？確定沒有，再來開會。然後，晚上前再重複一次這樣的流程，確定對手沒有動靜後，才能互道晚安。
其實，臺積電面臨的技術競爭對手並非聯電，應該說是整個泛 IBM 技術聯盟。
當時 IBM 半導體技術強大，很少人敢挑戰，臺積電第一次做出如此 「膽大妄為」 的決定，研發團隊的壓力之大可以想像。
餘振華在臺積電另一個有名戰役，是當時領軍的 「整合連結與封裝」 部門，成功研發出高端封裝技術：InFO（整合扇出型封裝）和 2.5ＤCoWoS，讓蘋果的 iPhone 處理器離不開臺積電的技術。
因為高端封裝技術的成功，讓臺積電從前端一路做到後端完成整合，突破技術和良率瓶頸，從蘋果的 A11 處理器開始，臺積電都是獨家代工，更掀起傳統封裝廠開始大舉投入高端封裝的熱潮。
封裝技術的 「上位」 之路
過往封裝技術屬於半導體產業的 「末流」 技術，為什麼這幾年開始進入主流之路？回答這個問題之前，先來看看什麼是 2.5D 封裝技術。
電路板上有很多晶片，每一個晶片都在自己負責的功能，幾個晶片串連起來，彼此溝通，就變成一個小系統。
一個系統性能的展現，不能單看單一顆晶片的表現，而是要看整個系統一起運作的性能展現。
例如一個晶片用 3nm、5nm 打造很厲害，性能強且信號傳輸很快，但放在系統裡，如果每一顆晶片的傳遞時間太長，整體系統展現的速度仍是會慢下來，且會損失功耗。
系統展現的速度要快，最簡單的概念是晶片之間的距離要夠短。
可是，電路板上的晶片彼此之間的距離都是以公分計算，傳輸速度當然快不了; 反觀一顆晶片中，每個電晶體之間的傳輸是以納米的距離來算，自然運作很快。
這樣的問題長久累積下來，形成信號在晶片中跑得很快，但每顆晶片彼此之間的溝通卻變得很慢，出現瓶頸。
電路板上每顆晶片的功能和溝通頻繁度不太一樣。有些晶片是偶爾才溝通一次，因此，慢一點沒關係。
有些晶片之間需要時常保持聯繫、時時溝通，像是 CPU 和存儲晶片、GPU 和存儲晶片、AI 晶片和存儲晶片等。
例如 GPU 運算時，需要一直到存儲晶片去抓資料來運算，當 GPU 和 DRAM 兩個晶片的距離過大，速度一定會慢下來，且造成功耗增加。
為了改善這個問題，半導體廠開始從封裝方式來動腦筋。
在傳統的封裝變下，電路板上的晶片距離太寬、線寬大，傳輸速度和功耗出現瓶頸。業界就開始思考，如果拿晶片的技術來做電路板，不就可以把電路板上的線寬變細，而線寬變細，就可以拉近晶片之間的距離，解除傳輸瓶頸，更重要是降低功耗。這就是 2.5D 封裝的概念。
3D 封裝難度非常高
那 3D 封裝又是什麼樣的概念？
3D 封裝就是把一個晶片放在另一個晶片上，用堆疊的方式。可是，堆疊技術實際執行起來非常不容易，有三個難以克服的瓶頸：
第一，上、下兩顆晶片要對準。
第二，上、下兩顆晶片裡面幾十億個電晶體都能對準且溝通。
要讓上、下兩顆晶片對準，並非 3D 封裝技術最難的部分。最難的是讓堆疊上去的晶片，裡面的幾十億的電晶體都能對準且溝通。
第三，散熱問題很難解決。
基於這三個障礙，邏輯晶片要實踐 3D 封裝技術的難度非常高。
但反觀，存儲晶片做堆疊技術就容易多了，因為存儲晶片是標準化規格，每顆長得都一樣，所以堆疊技術早已在 3D NAND 晶片中實現。
從上述的解釋路徑，可以很清楚看出，為什么半導體產業發展到近幾年，要延續摩爾定律前進的重責大任，會落在封裝技術上。
Chiplet 概念興起
近期還有一個非常熱門的封裝技術興起，就是 Chiplet 小晶片技術。這也是餘振華這次在 SEMICON China 2020 年的演講主題：Next Big Frontiers：Chiplet Integrations and More。
Chiplet 概念就是把一顆 SoC 分成好幾個晶片，讓每顆晶片的效能維持，但成本可以更低，是 SoP（System on Packaging）的概念。
SoP 看似很像多年前各界推行的 SiP（System in a Package）概念，但其實不一樣。
嚴格來說，SiP 不是一個成功的技術，現在已經很少人提起。SiP 就是把 2~3 顆晶片封裝再一起，但對於速度、功耗都沒有改善，只是把幾個小晶片封裝成一顆大晶片。
餘振華指出，由於摩爾定律的瓶頸越來越多，「超越摩爾定律」、「後摩爾定律」的概念越來越重要。
在 「後 摩 爾 定 律 」 時 代，開始把原本封裝在一顆晶片中的功能，拆成好幾個晶片後再整合，這種「系統整合」 技術，開始成為半導體技術的主流路線之一。
另一個原因是，AI 和 5G 已經成為半導體產業的最大推手，但對於性能的要求嚴苛，且為了縮減體積，也開始朝 「系統整合」 技術努力。
根據調研機構 Tractica 在 2019 年發布的數據，在全球深度學習（Deep Learning）相關的晶片市場中，2019 年 CPU 規模約 30 億美元、GPU 約 60 億美元、ASIC/ASPP 約 20 億美元、Accelerator 約 3 億美元。
預計到 2025 年，CPU 市場成長至 120 億美元，年複合成長率 26%; GPU 市場達 200 億美元，年複合成長率 22%; ASIC/ASPP 市場達到 300 億美元，年複合成長率 57%; Accelerator 市場達到 15 億美元，年複合成長率 31%。
由此可知，深度學習、AI 相關的 ASIC 和加速器晶片，未來五年將享受高度成長。
再來看電晶體的微縮歷程，這兩年依循摩爾定律的步伐，已經進入 7nm/5nm 工藝技術，接下來各家半導體廠要迎接小晶片 Chiplet 時代。
Chiplets 優勢是降低成本。將一顆 SoC 切割成多個不同 Chiplet，效能仍維持 SoC 水平，不會因為切割而減損; 之後，再用先進封裝技術，透過密集且高速、高頻寬的連結來進行內部的溝通與互聯，將多顆的 Chiplet 封包在一起。
根據餘振華的介紹，Chiplets 有分為 Chip split 和 Chip partition 兩種，前者切割 SoC 以降低成本，後者的做法除了切割晶片之外，還可以重複使用 IP。
Chiplet 是起源於 1970 年代誕生的多晶片模組 MCM （Multi-Chip Module），為了彌補矽製程技術進展趨緩所想出來的概念，近期被視為一種節省成本的技術，應用於 AMD 的 Epyc 系列 x86 處理器中而復活。
日前 AMD 推出第二代 EPYC 伺服器處理器中，將 CPU 與 I/O 晶片組分開使用不同的製程技術來製造。
其中，CPU 繼續採用最先進位程如臺積電 7nm 技術，I/O 晶片組是採用格芯的 14nm 製程技術，再通過 Chiplets 系統封裝模組化技術共同互聯封裝在同一顆晶片中。
臺積電的 Chiplets 整合技術是採用扇出型封裝 FOWLP（Fan Out Wafer Level Package）技術。
FOWLP 可以讓多種不同晶片，像是 WLP 製程般埋進去，等於減一層封裝，假設放置多顆裸晶片，等於省了多層封裝，有助減低成本。
FOWLP 技術原理是在晶圓製程中，從半導體裸晶的端點上，拉出所需的電路到重分布層 (Redistribution Layer)，進而形成封裝。在這樣的基礎上就不需要封裝載板，更不用打線(Wire) 以及凸塊（Bump）因此可以降低生產成本和晶片的厚度。
為什麼要做 Chiplet？
Chiplet 在半導體產業不是一個新議題，AMD 很早就使用在處理器架構中，美國 DARPA 也成立 Chiplet 相關研究計劃。
2019 年有武漢弘芯鎖定 Chiplet 概念為發展平臺; 臺積電也在 2019 年開始對外宣布在 Chiplet 技術上的規劃。
臺積電跨入封裝技術多時，在 2019 年才開始對外表示著力於 Chiplet 技術，主要是以於臺積電的規模，Chiplet 能直接帶來的生意對於公司而言，實在太小了。但基於解開摩爾定律的瓶頸，臺積電也陸續開始將 Chiplet 技術使用在製程中。
臺積電並沒有把 chiplet 當成是一種技術上的大突破，比較像是利用 chiplet 技術將不同製程節點的 die 進行混合封裝，促進新工藝技術的銷售。
一般會採用到這種技術的產品，多是屬於較高端的晶片，用 chiplet 封裝技術來滿足產品對於性能、尺寸、功耗上的要求。
隨著越來越多 IC 設計公司、晶圓廠等投入 chiplet 技術開發和推廣，也會將此技術的商業模式推向成熟，並且讓成本進一步下降，進而讓產業生產完善。
餘振華也介紹臺積電在後段封裝技術上的推進。
除了既有的整合型扇出 InFO 技術，以及 2.5D 的 CoWoS（Chip on Wafer on Substrate）技術，臺積電也通過導線互連間距密度和系統尺寸上的升級，發展出晶圓級封裝技術系統整合晶片（TSMC-SoIC）。
臺積電的 SoIC 先進晶圓級封裝技術，即是 3D IC 架構，且將多個 Chiplets 整合成一個面積更小與輪廓更薄的 SoC 晶片。通過這樣的整合技術，可以將不同高速、高頻寬、低功耗的異質 3D IC 產品。
臺積電說明，因為擁有最先進位程的晶圓或晶片，以及混合匹配的前段 3D 和後段 3D 系統整合，客戶可以利用臺積電獨特的從晶圓到封裝的整合式服務，來打造具差異化的產品。
總結而言，高端封裝和系統整合是半導體產業未來的趨勢，適用正在蓬勃發展的物聯網、高速運算等應用; 而整個產業發展趨勢從 SoB（System on Board）到SoC（System on Chip），正在朝 SoP（System on Packaging）邁進。
高端封裝成為未來半導體廠繼續摩爾定律之路的最重要武器之一，Chiplet 時代更會是「天下大勢，分久必合，合久必分」的最佳演繹。