北京時間 9 月 16 日，蘋果在秋季第一場新品發布會上推出了自家新一代旗艦晶片 A14 Bionic，採用了臺積電的 5nm 製程工藝。
而就在不久之前的 9 月 3 日凌晨，英特爾推出了 11 代移動酷睿處理器，採用的仍然是 10nm 工藝，並且還用了 SuperFin 技術來改善上一代 10nm 的不足。
如果只從製程工藝推進的情況來看，英特爾已經落後臺積電兩代。
回想 2014 年英特爾推出首款 14nm 處理器的時候，臺積電還停留在 20nm。只是大家都沒想到英特爾在 14nm 節點上停留了 5 年，直到 2019 年他們才推出 10nm 的處理器。
在這 5 年時間裡，臺積電後來居上，現在已經在工藝上領先了英特爾，明年他們就要上馬 3nm 了，而英特爾大概率還會在 10nm 上停留。
看到這裡，IT之家小夥伴們可能要問，曾經領先的晶片巨頭英特爾，現在怎麼就幹不過臺積電了？
進而就會引出一些問題，例如：英特爾筆記本處理器上的 x 納米和我們手機上的 x 納米是一回事嗎？這 「x 納米」到底代表什麼意思？
今天IT之家就和大家一起了解一番。
倒著推，我們首先要知道大家經常掛在嘴邊的 「x 納米」、「x 納米」到底是什麼。
這個話題講細了，得涉及到半導體電晶體層面了。
還記得IT之家在《中國晶片新篇（二）：跨越式進擊，第三代半導體》這篇文章裡和大家講的 「PN 結」嗎？
大家在閱讀下面的內容前，一定先要看上面這篇文章的介紹，因為彼此緊密相連。
「PN 結」是製造電晶體要利用的基本特性，而電晶體和我們說的 「x 納米」緊密相關。
電晶體的種類有很多，具體內容相當複雜。為了方便大家理解，這裡我們只抽取基本的原理來說明。
在上面這篇文章中我們講到，「PN 結」形成時，我們可以通過外置電壓來控制電流的通斷。
我們以一個 NPN 半導體三極體為例。
它是用兩個 N 型半導體夾住一個 P 型半導體，相當於將兩個 PN 結拼起來，顯然這時候整體是不導電的。
而且，由於這兩個 PN 結的內建電場是相反的，因此無論我們對整體施加正向還是反向的電壓，都只能打通其中一個 PN 結，無法讓整體導電。
那怎樣讓整體導電呢？答案是需要再增加一個電壓。
例如我們在左邊的 PN 結中引入電源，其中左邊的 N 型半導體施加負電壓，P 型半導體施加正電壓。
這時反向的外置電場就會打通左邊的 「PN 結」，讓自由電子從 N 流向 P。
其中有少許電子會沿著電源正極流向負極，然後回到 N，如此循環。
與此同時，在整體上，我們也施加電源，其中左邊的 N 型半導體施加負電壓，右邊的 N 型半導體施加正電壓，
這時候，剛才從 N 到 P 的電子有很大一部分會在電場力作用下跨過 P，來到 N，然後從電源正極流向負極，回到左邊的 N。
這時候，整體就導電了。
上面的介紹可能有些繞，大家可以輔助下面這張動圖來看：
調整第一個電源的電壓，就可以對整體電流起到放大或控制通斷的效果。
這就是電晶體工作的基本原理。
了解了這些，我們就來看看現在常用的 MOSFET（金屬 - 氧化物半導體場效應電晶體）是怎樣的。
下面是一種 NMOSFET 的橫截面圖示：
它由一塊 P 型半導體做襯底，然後在襯底左右兩邊挖兩個溝，「塞進」N 型半導體，構成了 「NPN」的結構，和我們剛才講的一樣。
左邊的 N 型半導體上有一個電極，我們叫它 「源極（Source）」，右邊的 N 型半導體上也有一個電極，叫做 「漏極（Drain）」，兩者中間還有一個電極，叫 「柵極（Gate）」。
我們的目標是讓電子從源極進入，經過中間的 P 型半導體，從漏極出來。
能出來，說明電晶體通電，代表 「1」；
出不來，說明電晶體斷電，代表 「0」。
我們現在在源極加上負電壓，漏極加上正電壓，試圖讓電晶體通電。
但是，通過剛才的說明我們知道，由於 「PN 結」的存在，電子是不能經過 P 型半導體抵達漏極的。也就是沒法通電。
怎麼辦呢？
我們就在中間的柵極上加一個正電壓。
參照剛才那個例子，這時候，電子就能穿過 P 型半導體，來到漏極了，也就是半導體通電了。
關掉柵極上的電壓，就又斷電了。
可以看到，這個柵極很重要，它起到控制電晶體通電和斷電的重要作用。
關鍵來了：這個柵極的寬度，其實就是我們所說的晶片的製程工藝。
它的寬度為 14nm，就表明這個晶片的製程為 14nm，它的寬度為 5nm，那麼這個晶片的製程就是 5nm。
當柵極的寬度越窄，電晶體也就能夠做得越小，電晶體越小，單位面積就能放下更多電晶體，晶片的性能就越強。
可是呢，這個柵極寬度並不能做得無限窄，因為柵極變窄的同時，源極和漏極的距離也在變近，當距離近到一定程度時，就會發生彼此漏電的問題。
當柵極寬度小於 20nm 的時候，漏電率就會急劇增加；大約小於 7nm 的時候，就會產生量子隧穿效應，導致電晶體的特性難以控制。
量子隧穿的事我們先不談，先說第一個漏電率的問題，怎麼解決的呢？半導體行業給出的方案是改造電晶體的結構，採用 3D FinFET。
3D FinFET 其實就上把電晶體的源極和漏極從平面的改成立體的，豎了起來，然後柵極做成三面環繞源極和漏極的樣子。
整個結構有點像魚鰭，所以也叫鰭型 MOSFET。
這麼做的好處是在寬度縮小的同時增加了柵極的接觸面積，從而加強對電流的控制。
這個方案在後續不斷改進中一直撐到今天，當然，隨著工藝繼續縮小，科學家也在嘗試新的解決方案，這裡就不提了。
了解到這裡，相信大家對半導體的製程工藝已經有了更深刻的認識。
但其實，製程工藝，也就是所謂的柵極線寬，並不是影響晶片性能唯一重要的因素。
電晶體要做小，晶片性能要提高，並不是只要把柵極寬度做窄就夠了。
我們再想想，電晶體是什麼？在數字晶片裡，就是一個個的小開關，控制著 「0」、「1」的信號，這樣的小開關越多，單位時間裡就能做更多次的運算，性能也就越高。
所以我們把電晶體做小的目的，就是要在單位面積裡塞進更多的電晶體，換句話說就是提高電晶體的密度。
這也是英特爾和臺積電、三星們的分歧所在。
其實我們一直說 「製程工藝就是柵極的寬度」，這只是一個定義，理論上是這樣而已。
實際上，在節點技術不斷推進的過程中，製程工藝的數字已經和柵極的實際寬度漸漸偏離了，只是這個偏離度比較微小。
說白了，就是柵極實際寬度越來越達不到製程工藝說的那個數字。
例如半導體分析廠商 ChipWorks、Techinsights 以及 Linley Group 都曾對英特爾、臺積電和三星的晶片做過測量分析。
他們發現，這三家企業的晶片實際柵極寬度都達不到製程工藝號稱的數字。
例如英特爾的 14 納米在他們的測量結果中其實為 24 納米，臺積電的 16 納米測得的結果為 33 納米，而三星第一代 14 納米，實際線寬也有 30 納米。
半導體行業諮詢公司 The Linley Group 的創始人 Linley Gwennap 在 2016 年也曾對外表示，節點數字和實際柵極寬度偏差的情況確實存在。
他說，總體而言，三星當時的 14 納米差不多相當於英特爾的 20 納米，稱為 17 納米會更好，而臺積電當年的 16 納米其實也和英特爾的 20 納米差不多。
2019 年，臺積電研發負責人黃漢森也曾坦誠，他說：
現在描述工藝水平的 XXnm 說法已經不科學，因為它與電晶體柵極已經不是絕對相關，製程節點已經變成了一種營銷遊戲，與科技本身的特性沒什麼關係。
為什麼會造成這種情況呢？臺灣的《天下雜誌》曾經刊文透露過一些原因，這和我們前面說的 3D FinFET 工藝有一定關係。
英特爾最早使用 FinFET 工藝，他們在 22 納米節點的第三代酷睿處理器上使用 FinFET 工藝，而命名也老老實實地叫 「22 納米 FinFET」。
後來三星和臺積電也跟進 FinFET，同樣水平的製程節點，沒想到三星在用上 FinFET 後來了個騷操作，把節點名字改成了 14 納米，來凸顯新工藝的優勢。
臺積電本來打算跟隨英特爾，老老實實命名的，但一看三星改名了，自己也不能吃虧啊，索性折個中，把節點名字改成了 「16 納米」。
於是製程節點 「文字遊戲」的魔盒就這麼被打開了，其實都是為了營銷需要，但效果也很明顯，確實有很多人認為臺積電和三星的製程技術領先了英特爾。
這就讓英特爾很被動了，自己整出了新工藝，最後輸在宣傳上，你說氣不氣？
為這事，英特爾在 2017 年還專門發文，指出半導體工藝在命名上混亂的狀況，暗示競爭對手不誠實。
他們認為，半導體技術的先進性，不僅和柵極寬度有關，像柵極間距、鰭片間距、最小金屬間距等這些參數也不容忽視。
這很好理解，大家想電晶體本身就是一個複雜結構的器件，要把它做小，光減少柵極寬度是不夠的，得想辦法把整體微縮；
而且那麼多電晶體放在一起，彼此之間的距離肯定也要儘可能壓縮，這樣才能在單位面積裡塞進更多的電晶體……
英特爾列舉的這一串參數，就是在描述這些。
他們還做過對比，同樣都是 「10 納米」，但英特爾的 10 納米在柵極間距、鰭片間距、最小金屬間距這些關鍵參數的表現上都要優於三星和臺積電。
這意味著，在單位面積裡，英特爾的 10 納米工藝能塞進更多的電晶體，電晶體數量越多，性能也就越強。
這才是我們把電晶體做小的最終目的。
換句話說，如果晶片尺寸不變，能讓晶片性能變強的，其實就是 「電晶體密度」。
為此，英特爾還專門給出了一個他們認為是衡量半導體工藝水平好方法的公式：
這個公式大家不用了解，畢竟三星和臺積電顯然也並不在意，他們已經在 「數字壓制」的遊戲中嘗到了甜頭，回頭是不可能回頭的。
不過老實說，英特爾這邊也挺不爭氣，後來在 14 納米的節點上打磨了 5 年，切切實實給了臺積電和三星追趕的機會，後者在 7nm、5nm 甚至 3nm 工藝上的積極布局有目共睹，取得的成績也很不錯，特別是臺積電，目前整體工藝水平上已經趕超英特爾，畢竟英特爾的 7nm 還在難產，而臺積電已經推到了 5nm，就算命名有水分，但代際之間的差距終歸明顯。
所以，綜上所言，說英特爾已經遠遠落後臺積電、三星，並不準確，因為製程節點的名稱已經不能完全代表半導體公司的水平，英特爾雖然在工藝節點上落後了，但也遠沒有輿論裡的那麼不堪。
但另一方面，當下英特爾著實已經幾乎沒有優勢，壓力也確實在英特爾這邊。臺積電、三星在半導體技術上的進步非常明顯，英特爾萬一在 10 納米上再擠幾年牙膏，那真的就要被競爭對手甩開了。
參考