莫大康 發表於 2019-07-02 09:59:44
摩爾定律象一盞明燈推動半導體業進步，特徵尺寸縮小立下汗馬功勞。然而現階段尺寸縮小已近極限。從技術路徑，自22nm及以下開始由平面電晶體進入三維finFET結構，之後finFET技術成為主導，有可能一直能推進至近3nm，屆時電晶體的架構可能要改變，由finFET轉向環柵(GAA)，納米片(nanosheet)等架構。時至今日5nm技術已經在手，將於2020年開始試產，然而對於3nm技術，目前仍處於研發之中，一切尚待觀察。
不容置疑，全球代工業在進入邏輯製程7nm之後已經開始生變，由於研發費用及成本高聳等因素，2018年格羅方德與聯電聲言止步，因此導致全球代工業中只剩下臺積電，三星，英特爾及中芯國際四家在列，而其中的英特爾在商業代工業中是個「小角色」，以及中芯國際尚未明確它的時間表，所以全球只剩下臺積電及三星兩家在代工中爭霸。
眾所周知，7nm是長壽命工藝節點之一，目前臺積電及三星均稱已經量產，而臺積電宣稱它拿到全球幾乎100%的7nm訂單。
臺積電的5nm finFET計劃已經明朗，它計劃2020年上半年開始試生產，估計真正的5nm量產要在2021年，或者之後。臺積電的5nm技術相比7nm，它的速度快15%，及功耗低30%。TSMC計劃它的5nm的第二個版本也將於2020年中期推出，預期它的速度能再快7%。
根據ICKnowledge及TEL的數據，基於FinFET技術，對於7nm的代工工藝，它的柵間距在56nm到57nm及金屬連線間距在40nm。
與此同時，三星最近也高調推出了5nm，預計將於2020年上半年量產。與它的7nm相比，三星的5nm finfet技術，與7nm相比它的速度有25%的增長，功耗降低20%，性能提高10%。
預計到2020年時，蘋果、海思和高通等都將採用5納米的產品設計，推動臺積電加速向5nm技術過渡，」國際商業戰略（IBS）執行長漢德爾•瓊斯（Handel Jones）表示。「到2020年第四季度時，TSMC 的5nm晶圓產能將達到每月40,000至60,000片。」
然而估計臺積電5nm的訂單會低於7nm。因為與7nm相比，5nm完全是一個全新的工藝節點，它需要新的EDA工具和IP等支持。這樣導致5nm的成本會更高。根據Gartner的數據，一般來說，5nm產品的設計費用約2.1億美元到6.8億美元。
臺積電執行長魏哲家在近期的一次電話會議上說：N6和N5的數字看起來很接近，但是仍有很大的差別。與N7相比，N5的邏輯密度增加了80%。而N6與N7相比僅為增加18%。因此，N5晶片的總功耗較低。如果願意跟進N5，它有很多好處，而且是一個完整的工藝節點，但是客戶需要時間來重新設計新的產品。而N6的美妙之處在於，如果他們已經用過N7的設計，那麼只需花費很少的精力，就可以很快進入N6並獲得一些好處。所以根據他們的產品特點和市場情況，（客戶）將作出選擇。
IMEC的邏輯工程主管Naoto Horiguchi說：「5nm仍然是finFET。「」然後，假設進入到N3時，可能會從finFET過度到其他的器件架構，我們相信它是一種納米片nanosheet。」
在 5nm之後，下一個完整技術節點為3nm，但是導入3nm是十分困難的。據IBS宣稱，設計3nm產品的費用約5億美元到15億美元，及它的工藝開發費用約40億美元到50億美元，而如果要興建一條生產線的運營成本約150億美元到200億美元。IBS的瓊斯說：「基於相同的成熟度，3nm的電晶體成本預計將比5nm高出20%到25%。「與5nm finFET相比，預期性能提高15%，功耗降低25%。
三星是迄今為止唯一宣布其3nm計劃的公司。對於這個技術節點，代工將採用一種新的環柵(GAA)技術，或稱為納米片(nanosheet)。由於臺積電尚未披露其計劃，一些人認為它可能落後於三星。「在3nm，三星在2021年有很大的可能性開始大規模生產，」IBS的瓊斯說。「臺積電正在加速推進，試圖縮小與三星的差距。」
而臺積電此次3納米的製程技術顯得有些穩重，它僅宣稱進入實驗階段。據報導為迎接它的3納米廠研發及先期量產，中國臺灣地區環保署於6月11日初審通過竹科寶山用地擴建計劃。另外臺積電也首度透露，預計把5年後(2024年)的2納米廠研發及量產都落腳在竹科，以避免研發人才散落或外流的風險。
張忠謀先前曾表示，3納米製程將在2年內開發成功，即使有「摩爾定律」失效挑戰，2納米仍可能在2025年前問世。
環柵極(GAA)的結構，顧名思義，是FinFET中的柵極被三面環繞的溝道包圍，而在GAA中柵極將是被四面溝道包圍，預期這樣的結構將達到更好的供電與開關特性。只要靜電控制能力增加，則柵極的長度微縮就能持續進行下去，摩爾定律重新獲得延續的動力。
據報導，在納米片的製程中，第一步是在襯底上交替的沉積薄的矽鍺層和矽層的生長。在這種情況下，有矽，矽鍺和矽堆，我們稱之為超晶格結構，應用材料工程管理高級總監金南成（Namsung Kim）在最近的一次採訪中說。因為有鍺的含量，需要有一個良好的屏蔽襯層。」
這樣每一個Stack由三層SiGe和三層矽組成。然後，在stack上設計微小的片狀結構，緊接著再形成淺溝隔離結構，以及形成內間隔區(inner spacers)。
然後，在超晶格結構中去除矽鍺層，在它們之間留下帶間隔區的矽層。每一個矽層構成器件中的納米片或者溝道的基礎。下一步是為沉積高K材料作為柵極。在納米片之間，有最小的間隔區。挑戰在於如何沉積有功函數的金屬厚度。
產業多年來一直在攻克環柵結構，仍存在一些挑戰，最主要的挑戰是什麼，有兩個。一個是間隔層，然後是底部的隔離。
業內人士進一步表示，臺積電已經做出環柵極的結構，外型就像個園形鼓，因為尺寸比前一代縮小30%，它必須導入新材料InAsGe nanowire 或者 Silicon nanowire，因此製程技術上相當困難，尤其在蝕刻部分是個大挑戰，不過以優勢來說，環柵極的結構將可以改善ESD靜電放電、且優化尖端放電的問題，材料廠的高管也認為，環柵極的結構可以繼續微縮柵長尺寸。
什麼時候過渡到環柵或納米片？估計納米片技術能再延伸2-3個工藝節點。
從研發角度，產業界正走一條在先進工藝節點時延伸環柵及finFET結構。因為環柵結構與finFET相比性能方面僅是適當的提高，如IMEC開初的納米片工藝，柵間距42nm及金屬線間距為21nm。相比5nmfinFET工藝時柵間距為48nm及金屬線間距為28nm。
在實驗室中IMEC已經開發出用鍺作溝道的P型，雙堆壘環柵的器件。幾乎釆用同樣的結構IMEC開發一個柵長近25nm的納米線。它可以變成納米片，如同之前的版本它的線寬為9nm。
在5nm以下鍺可以起到延伸finFET的功能，IMEC證明Ge n FinFET達到創記錄的高Gmsat/SSsat及PBTI可靠性。它是通過改變柵的高k材料工藝來實現。
然而，仍有待觀察的是finfet技術能否會擴展到3nm，同樣還不能預言納米片是否會準時出現。事實上，在不斷變化的環境中，存在許多未知和不確定性。
本文來自求是緣半導體，本文作為轉載分享。
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用，如有內容圖片侵權或者其他問題，請聯繫本站作侵刪。 侵權投訴