芯東西（公眾號：aichip001）編譯 | 子佩編輯 |Panken
芯東西12月30日消息，英特爾在本周的IEEE國際電子設備會議上展示了一項新的研究，或為續命摩爾定律提供下一步可行方向。
此項研究是英特爾一直熱衷的堆疊納米片電晶體技術，通過將PMOS和NMOS兩種電晶體堆疊起來，可以將CMOS電路的面積減少一半，這意味著未來集成電路電晶體密度可能會翻番。
一、用最簡單CMOS器件做實驗，尺寸大小減一半
幾乎每一臺電子設備都離不開NMOS和PMOS兩種電晶體的「協同合作」。在相同的電壓下，兩個電晶體只有一個會打開，把它們放在一起意味著只要有其中之一發生改變，電流才會流動，這大大地降低了能耗。
幾十年以來，NMOS和PMOS電晶體在CMOS電路中一直並排放置，如果我們想讓CMOS電路的尺寸更小，那兩個電晶體的位置就應該更加貼近。
英特爾選擇的方式，就是讓它們堆疊起來。
▲堆疊的NMOS和PMOS電晶體（圖源：英特爾）
有了堆疊電晶體這一巧思，英特爾使用了被稱為下一代電晶體結構的納米片電晶體技術。不同於以往電晶體主要由垂直矽鰭片構成，納米片（nanosheet）的溝道區由多層、水平的、納米級薄的片層堆疊而成。
▲CMOS器件由平面發展至FinFET、納米薄片，進一步縮小電路尺寸。（圖源：英特爾）
基於以上的思路，英特爾的工程師們設計了最簡單的CMOS邏輯電路，即反相器，它只包含兩個電晶體、兩個電源連接、一個輸出和一個輸入互連接口。
二、「進擊」的堆疊工藝：同時構建PMOS和NMOS電晶體
英特爾製造堆疊納米片的方案被稱為自對準過程，因為它在一步中就可以構建出兩個已經堆疊起來的電晶體，而不需要後期再將兩塊獨立的電晶體再粘合在一起。
本質上，該堆疊工藝的改變是對納米片電晶體製造步驟的修改。
首先，矽和矽鍺的重複層將會被雕刻成狹長的窄鰭形狀，然後，矽鍺層會被蝕刻，只留下一組懸浮的矽納米薄片。
通常來說，一組納米片最後會形成一個電晶體。
但在新工藝中，為了形成NMOS電晶體，頂部的兩個納米片被連接到磷摻雜的矽上；為了形成PMOS電晶體，底部的兩個納米片被連接到硼摻雜的矽鍺上。
▲由堆疊電晶體組成的反相器（圖源：英特爾）
英特爾高級研究員兼組件研究總監Robert Chau表示，整套製作工藝當然會更加複雜，但是英特爾研究人員正努力使它儘可能簡單。
他說：「複雜的製造流程會影響到製造堆疊CMOS晶片的實用性。一旦解決了製造工藝實用性的問題，下一步就是要追求更好的性能。」
這可能將會涉及改進PMOS電晶體，因為目前他們導電效率遠低於NMOS電晶體。Robert Chau表示，如果要改進導電效率，他們會考慮通過壓縮應變或拉伸應變的方式改變電晶體溝道，使矽晶體變形，讓載流子更快通過。
結語：納米片領域，求新求變
不只是英特爾，其他許多研究機構也在尋求堆疊納米片領域的創新設計。
比利時研究機構Imec率先提出了CFET（納米薄片場效應電晶體）的概念，並在去年IEEE VLSI（超大規模集成電路大會）會議上報告了這一進程，但Imec的這一成果並非完全由納米片電晶體製成，它的底層是FinFET，頂層是單一納米片。臺灣研究人員也曾發表一個用於PMOS、NMOS電晶體製造的CFET結構。
英特爾的堆疊納米片電晶體技藝，會帶我們走向摩爾定律的下一步嗎？我們拭目以待。
來源：IEEE Spectrum