後FinFET時代的技術演進

FinFET電晶體架構是當今半導體行業的主力軍。但是，隨著器件的持續微縮，短溝道效應迫使業界引入新的電晶體架構。在本文中，IMEC的3D混合微縮項目總監Julien Ryckaert勾勒出了向2nm及以下技術節點發展的演進之路。在這條令人振奮的道路上，他介紹了Nanosheet電晶體，Forksheet器件和CFET。其中一部分內容已在2019 IEEE國際電子器件會議（IEDM）上發表。

FinFET：今天最先進的電晶體

在每一代新技術上，晶片製造商都能夠將電晶體規格微縮0．7倍，從而實現15％的性能提升，50％的面積減小，40％的功耗降低以及35％的成本降低。幾年前，業界為了維持這種微縮路徑，從「老式」平面MOSFET過渡到FinFET電晶體架構。在FinFET中，源極和漏極之間的溝道為fin的形式。柵極環繞該3D溝道，可從溝道的3個側面進行控制。這種多柵極結構可以抑制在柵極長度降低時帶來的短溝道效應。

出色的短溝道控制能力至關重要，因為它奠定了器件微縮的基礎，允許更短的溝道長度和更低的工作電壓。

2012年，首款商用22nm FinFET面世。從那時起，FinFET體系結構進行了持續的改進，以提高性能並減小面積。例如，FinFET的3D特性允許增加fin片高度，從而在相同的面積上獲得更高的器件驅動電流。如今，業界正在加快生產的10nm ／ 7nm晶片也是基於FinFET。在最先進的節點的標準單元大多是6T單元高度，也就是是每個器件最多擁有2根fin。

Nanosheet：器件進化第一步

但是，隨著工藝微縮至5nm節點，FinFET架構可能不再是主流。在溝道長度小到一定值時，FinFET結構又無法提供足夠的靜電控制。最重要的是，向低軌標準單元的演進需要向單fin器件過渡，即使fin高度進一步增加，單fin器件也無法提供足夠的驅動電流。

隨著技術節點的不斷變化，半導體行業並不急於轉向其他電晶體架構。一些公司甚至可能決定在某些節點停留更長的時間。但是，仍然存在需要最新的「通用」 CMOS解決方案的應用，例如機器學習，大數據分析和數據中心伺服器。通過這種通用CMOS解決方案，可以在相同技術節點中使用相同的電晶體架構來實現晶片上所有的功能。

在這裡，Nanosheet可以來幫助解圍。Nanosheet可以被視為FinFET器件的自然演變版本。想像一下將FinFET的溝道水平切割成多個單獨Nanosheet溝道，柵極也會完全環繞溝道。與FinFET相比，Nanosheet的這種GAA特性提供了出色的溝道控制能力。同時，溝道在三維中的極佳分布使得單位面積的有效驅動電流得以優化。

從FinFET到Nanosheet的自然演變。

需要微縮助推器

在6T和5T的低單元高度下，向Nanosheet器件的遷移變得最佳，因為在這種情況下，fin的減少會降低傳統基於FinFET的單元中的驅動電流。

但是，如果不引入結構化微縮助推器（如埋入式電源軌和環繞式接觸），就無法將單元高度從6T減小到5T。

電源軌為晶片的不同組件提供電源，並且一般由BEOL中Mint和M1層提供。但是，它們在那裡佔據了很大的空間。在嵌入式電源軌結構中，電源軌埋在晶片的前段，以幫助釋放互連的布線資源。此外，它們為採用節距微縮而增加BEOL電阻的技術提供了較低的電阻局部電流分布。BEOL沒有電源軌後，可以將標準單元的高度從6T進一步降低到5T。

下一步：縮小p和n之間的間距

隨著走向更小的軌道高度的旅程的繼續，單元高度的進一步減小將要求標準單元內nFET和pFET器件之間的間距更小。但是，對於FinFET和Nanosheet而言，工藝限制了這些n和p器件之間的間距。例如，在FinFET架構中，通常在n和p之間需要2個dummy fin的間距，這最多消耗總可用空間的40－50％。

為了擴大這些器件的可微縮性，IMEC最近提出了一種創新的架構，稱為Forksheet器件。Forksheet可以被認為是Nanosheet的自然延伸。

與Nanosheet相比，現在溝道由叉形柵極結構控制，這是通過在柵極圖案化之前在p和nMOS器件之間引入「介電牆」來實現的。該牆將p柵溝槽與n柵溝槽物理隔離，從而允許更緊密的n到p間距。

從FinFET到Nanosheet再到Forksheet的自然演變。

用於製造Forksheet的工藝流程與用於製造Nanosheet的工藝流程相似，僅增加一些額外的工藝步驟。n和p之間的介電隔離還具有一些工藝優勢，例如填充功函數金屬的工藝更簡化。在此基礎上，由於大幅減少了n到p的間距，預計該Forksheet具有更佳的面積和性能的可微縮性。

Forksheet工藝流程中的關鍵步驟，即有源區形成後「介電牆」的形成步驟。