繼聯電之後,格芯正式宣布放棄7nm FinFET項目

摘要：格芯(GLOBALFOUNDRIES)官方在今天凌晨正式宣布：為支持公司戰略調整，格芯將擱置7納米FinFET項目，並調整相應研發團隊來支持強化的產品組合方案。在裁減相關人員的同時，一大部分頂尖技術人員將被部署到14/12納米FinFET衍生產品和其他差異化產品的工作上。

格芯(GLOBALFOUNDRIES)官方在今天凌晨正式宣布：為支持公司戰略調整，格芯將擱置7納米FinFET項目，並調整相應研發團隊來支持強化的產品組合方案。在裁減相關人員的同時，一大部分頂尖技術人員將被部署到14/12納米FinFET衍生產品和其他差異化產品的工作上。

這一消息來的太過突然，格芯官網上7nm FinFET的介紹都還沒來得及撤下。2017年6月14日發布的一篇題為「格芯交付性能領先的7納米FinFET技術在即」的新聞稿也赫然在列。

在那篇新聞稿中，格芯這樣寫道：

格芯今日宣布推出其具有7納米領先性能的（7LP）FinFET半導體技術，其40%的跨越式性能提升將滿足諸如高端移動處理器、雲伺服器和網絡基礎設施等應用的需求。設計套件現已就緒，基於7LP技術的第一批客戶產品預計於2018年上半年推出，並將於2018年下半年實現量產。

2016年9月，格芯曾宣布將充分利用其在高性能晶片製造中無可比擬的技術積澱，來研發自己7納米FinFET技術的計劃。由於電晶體和工藝水平的進一步改進，7LP技術的表現遠優於最初的性能目標。與先前基於14納米FinFET技術的產品相比，預計面積將縮小一半，同時處理性能提升超過40%。目前，在格芯位於紐約薩拉託加縣的全球領先的Fab 8晶圓廠內，該技術已經做好了為客戶設計提供服務的準備。

2017年10月，格芯首席技術官Gary Patton在上海舉行的一次技術會議上還披露，7nm EUV極紫外光刻技術的良品率已經提高到65％，公司將按計劃推進EUV的商用和普及。

然而……

7nm，想說愛你不容易

擱置7納米FinFET項目，這被業界視作是今年初湯姆·嘉菲爾德（Tom Caulfield）接任執行長後，格芯在戰略轉型上迄今為止邁出的最重要，也是最為大膽的一步。

格芯方面給出的說法是，公司正在重塑其技術組合，重點關注為高增長市場中的客戶提供真正的差異化產品。為此，格芯一是將相應優化開發資源，讓14/12納米FinFET平臺為這些客戶所用，提供包括射頻、嵌入式存儲器和低功耗等一系列創新IP及功能；二是繼續側重於FDX?平臺、領先的射頻產品（包括RF SOI和高性能鍺矽）和模擬/混合信號，以滿足越來越多低功耗、實時連接、車載設計需求的其他技術。

2017年2月10日，格芯宣布在中國成都高新西區建立12英寸代工廠，在半導體業界造成了巨大的影響：項目一期為成熟的130nm和180nm工藝，二期則為其22 FDX FD-SOI工藝，建成後年產能將達到100萬片。

一方面，此舉完成了全球Top 3代工廠在中國的布局；另一方面，更受關注的是FD-SOI工藝經過幾年的醞釀，終於落戶中國。

格芯中國區總經理白農評論道，「對我們中國的客戶及生產合作夥伴而言這是一個積極的變化，因為我們強化了聚焦差異化的技術比如FDX (FD-SOI)及其他。這些差異化技術在中國市場的需求不斷增加，對格芯而言一直相當重要。我們對FD/SOI以及與成都政府合作的承諾從未改變。」

「從本質上講，每一代技術節點正在向為多個應用領域提供服務的設計平臺過渡，從而為每個節點提供更長的使用壽命。這一行業動態導致設計範圍到達摩爾定律外部界限的無晶圓廠客戶越來越少。我們正重組我們的資源來轉變業務重心，加倍投資整個產品組合中的差異化技術，有針對性的服務不斷增長的細分市場中的客戶。」嘉菲爾德對媒體表示。

如果這段表述聽起來「過於官方」的話，那麼Gartner研發副總裁Samuel Wang的解讀則更為簡單明了。

他分析認為，雖然最先進技術往往會佔據大多數的熱搜頭條位置，但鮮少有客戶能夠承擔為實現7納米及更高精度所需的成本和代價。相比之下，14納米及以上技術將在未來許多年繼續成為晶片代工業務的重要需求及驅動因素。格芯的這一做法，真正減輕了前沿技術領域過重的投資負擔，讓格芯這樣的企業能夠對物聯網、IoT、5G行業和汽車等快速增長市場中對大多數晶片設計人員真正重要的技術進行更有針對性的投資。

此外，為了更好地施展格芯在ASIC設計和IP方面的強大背景和重大投資，格芯還宣布了另一項重大舉措：即建立獨立於晶圓代工業務外的ASIC業務全資子公司。該獨立ASIC實體將為客戶提供7納米及以下的晶圓代工替代選項，讓ASIC業務部與更廣泛的客戶展開合作，特別是日益增多的系統公司，他們需要ASIC服務同時生產規模需求無法僅由格芯提供。

獨立出來的ASIC設計服務公司，將不可避免的與市場上現有的其他設計服務公司展開競爭。但它同時也擺脫了限制，可以不再區分FinFET和FD-SOI工藝，不再糾結到底是選臺積電還是SMIC，一切以客戶需要為根本出發點。

ASIC設計服務，越來越刺激了！

不玩7nm的，不止格芯

就在一周前，聯電(UMC)也宣布「不再投資 12 納米以下的先進工藝！」

這個宣布在全球半導體產業引起軒然大波，外資分析師看法兩極，摩根斯坦利分析師詹家鴻在七月報告中認為，聯電是「把錢花在正確的地方」，上調聯電的投資評等；UBS(瑞銀集團)也給予買進評等；花旗證券則持續質疑聯電在28納米的競爭力，給予賣出評等。

「聯電的客戶群縮小，但先進工藝每個世代，產能的投資成本愈來愈高。」聯電共同總經理王石此前在接受財經媒體採訪時分析認為，如果把聯電和臺積電比喻成戰艦。在先進工藝的戰爭中，聯電這條戰艦愈來愈小，臺積電愈來愈大。過去18年，每當臺積電這條大船換上口徑更大的大炮，聯電也努力要做同樣的事，期待靠技術領先，擴大規模；但18年過去了，這件事卻一直沒有發生。

追趕策略讓聯電長期處於劣勢。「一旦客戶群變小，技術和資源就變少，你持續投入，但是推出的時間會比人家晚。」經常出現的狀況是，聯電趕上臺積電最新工藝時，這項新工藝也過了價格最高的黃金時期，開始降價；同樣投入先進工藝，聯電就要花更多時間，才能把投資在研發和建置產能的錢收回來。

就以28納米為例，這是當前晶圓代工產業最賺錢的服務，聯電是少數緊追在臺積電之後開發出28納米工藝的公司；但只要聯電一追上，臺積電的28納米就改版，「每次改版，客戶就會改用新工藝，」聯電只好再投資一次，臺積電光是用這個方式，就已經「累死對手」。

「我們到了不能不改變的時候。」王石直言，一個最明顯的指標是，由於過去的過度投資，聯電必須要維持產能利用率高達9成以上，才能夠賺錢，「我們的EPS(每股稅後純益)是用力擰毛巾擠出來的，」他認為，「以前我們是用犧牲獲利，來換取營收成長。」

「但不繼續追趕先進工藝，是不是對的決定？」為了回答這個問題，王石在公司內部已經追蹤了好幾年；他發現，破解臺積電「累死對手」策略的關鍵，是用理性和紀律，紮實地建立聯電在市場上的影響力和財務紀律。

臺積電最新技術藍圖：7納米量產，5納米試產

來自EETimes美國的報導稱，臺積電(TSMC)在美國矽谷舉行的年度技術研討會上宣布其7納米製程進入量產，並將有一個採用極紫外光微影(EUV)的版本於明年初量產。該公司也透露了5納米節點的首個時間表，以及數種新的封裝技術選項。

臺積電繼續將低功耗、低洩漏電流製程技術往更主流的22/12納米節點推進，提供多種特殊製程以及一系列嵌入式內存選項；在此同時該公司也積極探索未來的電晶體結構與材料。整體看來，這家臺灣晶圓代工龍頭預計今年可生產1,200萬片晶圓，研發與資本支出都有所增加；臺積電也將於今年開始在中國南京的據點生產16納米FinFET製程晶片。

唯一的壞消息是，臺積電的新製程節點是不完全步驟，因此帶來的優勢也越來越薄；而新的常態是當性能增加，功耗下降幅度通常在10~20%左右，這使得新的封裝技術與特殊製程重要性越來越高。

臺積電已經開始量產的7納米製程，預期今年將有50個以上的設計案投片(tap out)，包括CPU、GPU、AI加速器晶片、加密貨幣採礦ASIC、網絡晶片、遊戲機晶片、5G晶片以及車用IC。該製程節點與兩個世代前的16FF+製程相較，能提供35%的速度提升或節省65%耗電，閘極密度則能提升三倍。

將採用EUV微影的N7+節點，則能將閘極密度再提升20%、功耗再降10%，不過在速度上顯然沒有提升──而且這些進展需要使用新的標準單元(standard cells)。臺積電已經將所謂的N7+節點基礎IP進行矽驗證，不過數個關鍵功能區塊還得等到今年底或明年初才能準備就緒，包括28-112G serdes、嵌入式FPGA、HBM2與DDR 5界面。

臺積電研究發展/設計暨技術平臺副總經理侯永清(Cliff Hou)預期，該EUV製程在布局IP方面需要多花10%~20%的力氣：「我們開發了一種實用方法以漸進方式來轉移IP。」他表示，經過完整認證的N7+節點EDA流程將在8月份完成；在此同時，該節點的256Mbit測試SRAM良率已經與初期版本的7納米節點相當。

展望未來，臺積電預計在2019上半年展開5納米製程風險試產，鎖定手機與高性能運算晶片應用；相較於第一版不採用EUV的7納米製程，5納米節點的密度號稱可達1.8倍，不過功耗預期只降低20%、速度約增加15%，採用極低閾值電壓(Extremely Low Threshold Voltage， ELTV)技術則或許能提升25%；臺積電並未提供ELTV技術的細節。

來源：國際電子商情