鰭式FET的來龍去脈詳解

如果您一直在關注有關半導體工藝技術的最新消息，那麼您或許已經了解到全球最尖端代工廠將生產採用FinFET新型電晶體結構作為基本晶片構建塊的器件了。這些待產的晶片將採用統稱為16/14nm的工藝節點。不過您或許要問，FinFET到底是什麼？與標準電晶體有什麼不同？會帶來什麼樣的優勢和挑戰？

半導體製造技術的一項關鍵發明、當今2，920億美元市值的半導體產業得以存在的一個關鍵因素就是Jean Hoerni於1950年代在飛兆半導體公司發明的平面工藝。平面工藝能實現更小型的電晶體，並將其安裝在各種不同電路中，或者將它們高效連接在一起嵌入在平行面板上，而不必像印刷電路板上的分離式組件一樣堆疊在一起。平面工藝實現了IC的極端小型化。隨著平面工藝的實施，半導體可以分層內置或蝕刻在超純晶圓片上。圖1a顯示的平面電晶體（其實是一個複雜的開關）包括3個主要特性：源極、柵極和漏極，它蝕刻並分層放置在晶片的基片上。圖1b顯示的是FinFET，請注意這裡的柵極在三側圍繞信道，而平面電晶體上的柵極僅覆蓋信道頂部。

源極是指電子進入電晶體的地方。根據柵電壓，電晶體柵極在柵極下信道可以為開或關，類似於電燈開關的開啟和關閉。如果柵極允許信號通過信道，那麼漏極會移動電子到電路中的下一個電晶體。理想的電晶體在開啟時能允許大量電流通過，而關閉時則應幾乎不讓任何電流通過，而且每秒會在開/關狀態間切換數十億次。切換速度是決定每個IC性能的基本參數。晶片設計公司將電晶體安排組織在各種電路中，再依次安排組織在功能模塊（如處理器、存儲器和邏輯塊）中。這樣，這些模塊也能安排組織起來構成多種IC，實現多種神奇的電子設備功能，讓我們受益匪淺。

自1960年代以來，半導體產業推出了一系列晶片創新技術，創新步伐與摩爾定律同步，也就是說每隔兩年IC中的電晶體數量就會翻番。電晶體數量的翻番意味著今天的尖端IC包含數十億個與二十世紀60年代晶片尺寸大小相同的電晶體，但運行速度呈指數級上升，功耗則呈指數級下降，電壓為1.2V乃至更低。今天，電晶體非常微小，有些甚至只有幾十個原子那麼寬。

圖1 –2D傳統平面電晶體（a）和3DFinFET電晶體（b）的柵極位置不同

跟上摩爾定律的發展步伐

面對半導體的進一步發展似乎受現實物理條件限制的情況，業界一直在努力跟上摩爾定律的發展步伐。過去10多年來，工藝技術專家努力確保平面電晶體的電子完整性。簡而言之，平面電晶體的源極、柵極和漏極都非常小，性能要求又極高，因此這些電晶體已經不足以控制其中電子的流動。電子可能會外洩，或者即便器件關閉也可能從漏極流出。

對手機等電池供電設備而言，這就意味著電池耗電速度加快，即便手機關機也會快速耗電。對AC供電設備而言（即使用牆上插頭供電的電器），這就意味著設備會浪費電力，而且更容易發熱。如果熱量過高，又不採取製冷散熱措施，就會縮短產品的使用壽命，因為漏電會產生熱量，而熱量又會增加漏電。當然，製冷也會對設備造成額外的成本。洩漏問題對130nm工藝節點的半導體是最顯而易見的。在這個洩漏問題極其嚴重的時代，微軟不得不因為過熱問題召回全球的Xbox 360。洩漏問題也是微處理器企業不得不採用效率較低的多核處理器、而不能使用速度更快但熱量高得多的單處理器架構的原因之一。

在130nm工藝節點之後出現了一些減少熱量、全面改進平面電晶體的技術，以繼續跟上摩爾定律的要求。在90nm工藝上，業界開始採用低介電常數絕緣體來改進開關，而65nm和40nm節點則推出了強化矽（stressed silicon）等進一步的技術改進。在28nm工藝節點上，業界開始採用高介電層金屬閘。賽靈思採用臺積電的28nm HPL（高性能低功耗）工藝，實現了性能和功耗的理想結合，也使得賽靈思在這個工藝節點上領先競爭對手整整一代的水平。

由於高介電層金屬閘以及雙重曝光等一系列更精湛的製造步驟，平面電晶體工藝也適用於20nm工藝節點。20nm工藝節點在功耗和性能方面都具有顯著的優勢，不過由於精湛的製造技術可以確保晶片的完整性，因此成本增加的並不多。

在很大程度上由於加州大學伯克利分校Chenming Hu教授按照DARPA合同開展的出色的研究工作的原因，20nm工藝技術可能是平面電晶體技術發展的最後高潮（至少在今天看來如此），因為現在業界正在向FinFET方向發展。

鰭式FET的來龍去脈

在今天的平面電晶體中，電流通過柵極下面的平面2D水平信道從源極向漏極流動。柵電壓通過該信道來控制電流。電晶體尺寸隨每種新晶片工藝的推出而逐漸縮小，這使得平面電晶體在處於「關閉」狀態時無法完全阻止電流的流動，導致出現漏電流和過熱現象。在FinFET MOSFET電晶體中，柵極可環繞三側信道，因此其靜電控制效果更佳，可有效阻止電晶體 「關閉」狀態下的電流。更出色的門控效果使設計人員可以增大電流和開關速度，進而提高IC的性能。由於柵極可以環繞鰭式信道的三側信道，因此FinFET經常被稱為3D電晶體（請不要與3D IC混淆，例如Virtex-7 2000T，這是由賽靈思首創的採用堆疊矽片技術的器件）。

在3D電晶體中（請見圖1b），三側信道都有柵極控制，而不僅僅是一側有（如傳統2D平面電晶體）（見圖1a）。通過更薄的FinFET，可以更好地控制信道，今後也可以採用全環柵結構（gate-all-around structure），信道所有側面都被柵極包圍。

業界認為16nm/14nmFinFET工藝相對於採用28nm工藝技術的器件而言用同樣的功耗可將性能提升50%。此外，採用FinFET的器件在性能相同情況下可降低50%的功耗。單位功耗性能優勢加上容量的持續提升使得FinFET工藝對實現16nm、14nm以及更高的技術產品成為了可能。

就此而言，設計製造3D電晶體的成本和複雜性至少在短期內會變得更高，而EDA公司則想方設法對這些採用新工藝的器件特性進行適當建模以及增加他們的工具和電流信號來滿足信號完整性、電遷移、寬量子化、高阻抗以及高電容的要求。這種複雜性使得設計ASIC和ASSP比以前風險更高、成本更大。

不過賽靈思可以使用戶不受生產細節的影響。客戶可從更高的單位功耗性能以及賽靈思領先競爭對手整整一代水平的設計流程中受益匪淺，從而可將採用最新UltraScale架構的創新產品更快推向市場。

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