我們經常看到報導上說晶片製程達到了14nm、7nm、5nm，最近中芯國際在沒有ASML的EUV光刻機的情況下，實現了7nm的製程，有很多人對此感到很興奮。同時也有人問，半導體的多少納米製程，到底是指電晶體間距多少納米，還是電晶體的大小是多少納米？
IBM提供的微處理器截面
要回答這個問題，我們得從一個電晶體單位的組成說起。
一個電晶體結構大致如下圖所示：
電晶體工作的時候，電流從源極（Source）流入漏極（Drain），中間綠色的那堵牆叫作柵極（Gate），相當於一個閘門，它負責控制源極和漏極之間電流的通斷。而電流通過柵極（Gate）時會損耗，柵極的寬度就決定了損耗的大小。表現在晶片上，就是晶片的發熱和功耗，柵極越窄，晶片的功耗就越小。
柵極的最小寬度（柵長，就是上面右圖Gate的寬度）就是多少nm工藝中的數值了。
經電子顯微放大的晶片表層
在實際晶片製程工藝中，越小的製程工藝，不但對製造工藝和設備有更高的要求，其晶片性能也會受到極大的影響。當寬度逼近20nm的時候，柵極對電流的控制能力就會急劇下降，從而發生「漏電」的問題。
漏電會導致晶片的功耗上升，更會使電路發生錯誤，信號模糊。為了解決信號模糊的問題，晶片又不得不提高核心電壓，使得功耗更大。這對於更小工藝製程來說，是一個矛盾。
為了解決這個問題，臺積電和三星等晶片製造企業，提出了FinFET工藝。這種工藝，簡單來說，就是將晶片內部平面的結構，變成了立體的，把柵極形狀改制，增大接觸面積，減少柵極寬度的同時降低漏電率，而電晶體空間利用率大大增加。
FinFET（鰭式場效應電晶體），是一種新型的電晶體，這種被稱為CMOS的工藝優勢很明顯，很快就被大規模應用於手機晶片上。
然而，在5nm以下的製程晶片中，影響晶片性能的除了漏電問題之外，更大的是量子效應的影響，這時晶片的特性更難控制，科學家們要尋求新工藝才能使晶片更進一步。
業內正在發展的一種新技術叫做環繞式柵極技術（Gate-All-Around），簡稱為GAA橫向電晶體技術（GAAFET）。這項技術的特點是實現了柵極對溝道的四面包裹，源極和漏極不再和基底接觸，而是利用線狀（可以理解為棍狀）或者平板狀、片狀等多個源極和漏極橫向垂直於柵極分布後，實現MOSFET的基本結構和功能。
不過，這種技術還沒有走出實驗室，我國的中科院也在開發類似技術。中科院研發出2納米晶片？大家還是太樂觀了！